JP2690593B2 - Information processing device - Google Patents
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- cache
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Description
【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に主記憶装置の格納
データの一部の写しをブロツク単位で格納するキヤツシ
ユメモリを有する情報処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus, and more particularly to an information processing apparatus having a cache memory that stores a copy of a part of data stored in a main memory in block units.
従来技術 従来、この種の情報処理装置では、キヤツシユメモリ
へのブロツクデータのフエツチは、要求元からのアクセ
ス時にアドレスアレイを索引した結果がキヤツシユミス
のときのみシリアルに主記憶装置から必要なブロツクデ
ータをフエツチし、先取りを全く行わない方法を採る
か、要求元からのアクセスが連続しかつその連続アクセ
スが両者共にキヤツシユミスのときにのみ、主記憶装置
に対してブロツクロードデータを連続してアクセスし、
後続要求元アクセスに対してブロツクデータの主記憶装
置からの先取りを行う方法を採るかのいずれかである。2. Description of the Related Art Conventionally, in this type of information processing device, the block of the block data to the cache memory is serially fetched from the main memory only when the result of indexing the address array at the time of access from the request source is cache miss. Blocking data is continuously accessed to the main memory only if the request source makes continuous access and both of them are cache misses. ,
One of the methods is to prefetch block data from the main storage device for subsequent request source access.
上述した従来のブロツク先取りは、要求元からの連続
アクセスが条件であり、もし連続しないと先行する要求
元からのアクセスがキヤツシユミスにより、主記憶装置
からブロツクデータのフエツチが完了するまで後続の要
求元からのアクセスに対するキヤツシユミス処理が待た
される結果となり、要求元へのデータ返送応答が遅れ性
能を上げることが困難となる欠点がある。The above-mentioned conventional block prefetching requires continuous access from the request source, and if it is not continuous, the access from the preceding request source is cache missed, and subsequent request sources are fetched until the fetch of block data from the main memory is completed. As a result, the cache miss processing for the access from is delayed, and the data return response to the request source is delayed, which makes it difficult to improve the performance.
発明の目的 本発明の目的は、キヤツシユミス時に要する主記憶装
置へのブロツクアクセス待ち時間による性能低下をなく
すようにした情報処理装置を提供することである。OBJECT OF THE INVENTION It is an object of the present invention to provide an information processing apparatus capable of eliminating the performance deterioration due to the block access waiting time to the main memory required at the time of cache miss.
発明の構成 本発明によれば、主記憶装置の格納データの一部の写
しをブロック単位で格納するキャッシュメモリを有する
情報処理装置であって、キャッシュアクセスアドレスに
続くアクセスがあることを示す次アクセス表示手段と、
前記キャッシュアクセスアドレスのブロック内アドレス
部の加算を行う加算手段と、この加算結果に桁上りが生
じかつ前記次アクセス表示手段が次アクセスがある旨を
示すときにブロックの先取りを指示する先取り指示手段
と、この先取り指示手段によるブロックの先取り指示の
存否に応じて前記キャッシュアクセスアドレスまたは先
取りアドレスのいずれか一方により索引されるアドレス
アレイとを有することを特徴とする情報処理装置が得ら
れる。According to the present invention, there is provided an information processing device having a cache memory for storing a copy of a part of the data stored in the main memory in block units, and a next access indicating that there is an access following the cache access address. Display means,
Addition means for adding the in-block address portion of the cache access address, and prefetch instruction means for instructing prefetch of the block when a carry occurs in the addition result and the next access display means indicates that there is a next access. And an address array indexed by either the cache access address or the prefetch address depending on the presence or absence of the prefetch instruction of the block by the prefetch instruction means.
実施例 次に、本発明の実施例を図面を用いて説明する。Examples Next, examples of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロック図であり、本実
施例は、要求元からのキヤツシユアクセスアドレスを保
持するアドレスレジスタ１と、このレジスタ１のブロツ
クアドレス部を加算するカウンタ２と、第１のアドレス
アレイ３と、第２のアドレスアレイ４と、アドレスアレ
イ３のキーアドレス部とレジスタ１のキーアドレス部と
の一致を検出する比較器５と、アドレスアレイ４のキー
アドレス部とカウンタ２の出力のキーアドレス部との一
致を検出する比較器６と、比較器５及び６の結果が有効
であることを示すアドレスアレイ３及び４のフイールド
Ｖ1及びＶ2の出力で夫々比較結果を有効化するゲート７
及び８と、ゲート７及び８の出力を入力としてキヤツシ
ユミスの判定を行い、ブロツクの先取りを行うか否かを
判断し、主記憶装置10へのブロツクデータのフエツチを
要求するとともに、キヤツシユへの登録アドレスの変更
を制御するメモリアクセス制御回路９とから構成され
る。FIG. 1 is a block diagram of an embodiment of the present invention. In this embodiment, an address register 1 for holding a cache access address from a request source and a counter 2 for adding a block address portion of the register 1 are shown. , A first address array 3, a second address array 4, a comparator 5 for detecting a match between the key address part of the address array 3 and the key address part of the register 1, and a key address part of the address array 4. Comparing the comparator 6 for detecting the coincidence of the output of the counter 2 with the key address part with the outputs of the fields V 1 and V 2 of the address arrays 3 and 4 showing that the results of the comparators 5 and 6 are valid, respectively. Gate 7 to validate results
And 8 and the outputs of the gates 7 and 8 are used as input to determine cache miss, to determine whether or not to prefetch the block, request fetch of block data to the main memory 10, and register to cache. It is composed of a memory access control circuit 9 for controlling address change.
かかる構成において、要求元からのキヤツシユアクセ
スアドレスはアドレスレジスタ１にセツトされ、このレ
ジスタ１のＳ部（セツトアドレス部：ブロツクアドレス
の下位ビツト）によりアドレスアレイ３が索引される。
同時に、レジスタ１のブロツクアドレス部（K,S部）が
＋１カウントアツプされ、要求ブロツクより１つ上位の
ブロツクアドレスがカウンタ２により生成され、そのセ
ツトアドレス部でアドレスアレイ４が索引される。In such a configuration, the cache access address from the request source is set in the address register 1, and the address array 3 is indexed by the S section (set address section: lower bit of block address) of this register 1.
At the same time, the block address part (K, S part) of the register 1 is incremented by +1 count, a block address one higher than the requested block is generated by the counter 2, and the address array 4 is indexed by the set address part.
索引結果は比較器５及び６に対応するエントリのキー
アドレス部（Ｋ1,K2）として出力され、レジスタ１のＫ
部（Ｋー部）及びカウンタ２のキー部の出力と夫々比較
器５及び６にて比較され、かつアドレスアレイ３及び４
のＶ1およびＶ2フイールドで示される登録アドレス有効
表示出力とのアンド結果がオンのとき、各々のアクセス
がキヤツシユヒツトと判定され、オフのときキヤツシユ
ミスと判定される。The index result is output as the key address part (K 1 , K 2 ) of the entry corresponding to the comparators 5 and 6, and K of the register 1 is output.
Section (K-section) and the output of the key section of the counter 2 in the comparators 5 and 6, respectively, and the address arrays 3 and 4
When the AND result with the registered address valid display output indicated by the V 1 and V 2 fields is ON, each access is judged to be cache hit, and when it is OFF, it is judged to be cache miss.
従つて、両方のアドレスアレイ索引結果がキヤツシユ
ヒツトのときは、メモリアクセス制御回路９は何も動作
せず、本図に示していないキヤツシユデータアレイ部か
らレジスタ１で示されたアドレスに対応するデータが要
求元へ返送される。Therefore, when both the address array index results are cache hits, the memory access control circuit 9 does not operate, and the data corresponding to the address indicated by the register 1 from the cache data array section not shown in the figure. Will be returned to the requestor.
また、アドレスアレイ３の索引結果がキヤツシユヒツ
トでアドレスアレイ４の索引結果がキヤツシユミスのと
きは、上記の動作に加えて、メモリアクセス制御回路９
から主記憶装置10に対してカウンタ２のアドレスでブロ
ツクの先取り要求が行われ、アドレスアレイ４へのキヤ
ツシユ登録アドレスの変更がなされる。When the index result of the address array 3 is cached and the index result of the address array 4 is cache miss, in addition to the above operation, the memory access control circuit 9
A block prefetch request is made from the main storage device 10 to the address of the counter 2 to change the cache registration address to the address array 4.
また、アドレスアレイ３の索引結果がキヤツシユミス
でアドレスアレイ４の索引結果がキヤツシユヒツトのと
きは、アドレスレジスタ１のアドレスでメモリアクセス
制御回路９から主記憶装置10に対してブロツクのフエツ
チが行われ、主記憶装置10からキヤツシユデータアレイ
部へのデータ登録部からレジスタ１で示されたアドレス
に対応するデータが要求元へ返送され、アドレスアレイ
３へのキヤツシユ登録アドレスの変更がメモリアクセス
制御回路９により行われる。When the index result of the address array 3 is cache miss and the index result of the address array 4 is cache hit, the block access is performed from the memory access control circuit 9 to the main memory device 10 by the address of the address register 1, Data corresponding to the address indicated by the register 1 is returned from the data registration unit to the cache data array unit to the request source from the memory device 10, and the memory access control circuit 9 changes the cache registration address to the address array 3. Done.
さらに、両アドレスアレイ３及び４の索引結果が共に
キヤツシユミスのときは、レジスタ１で示されたアドレ
スでのメモリアクセス制御回路９から主記憶装置10に対
するブロツクフエツチに引続いて、カウンタ２のアドレ
スでメモリアクセス制御回路９から主記憶装置10に対し
てブロツクの先取りがなされる。即ち、要求元からのキ
ヤツシユアクセスアドレスの近傍に対するアクセスを予
測し、このアクセスが来たときキヤツシユへのデータ存
在確率を高めるようにしているのである。Furthermore, when the index results of both the address arrays 3 and 4 are both cache misses, the memory access control circuit 9 at the address indicated by the register 1 follows the block fetch to the main memory device 10 and then the memory at the address of the counter 2. A block is prefetched from the access control circuit 9 to the main storage device 10. That is, the access from the request source to the neighborhood of the cache access address is predicted, and when this access comes, the probability of data existence in the cache is increased.
第２図は本発明の他の実施例を示すブロツク図であ
り、第１図と同等部分は同一符号により示している。第
１図と異なる部分は、要求元からのキヤツシユアクセス
アドレスを保持するアドレスレジスタを２つ（11及び12
にて示す）設け、アドレスレジスタ11は現在の要求元か
らのキヤツシユアクセスアドレスを保持し、アドレスレ
ジスタ12はそれに続く他のキヤツシユ先取りアクセスア
ドレスを保持するようにした点である。そして、これ等
レジスタ11,12の内容により、各アドレスアレイ3,4を夫
々索引するようにしている。FIG. 2 is a block diagram showing another embodiment of the present invention, and the same portions as those in FIG. 1 are designated by the same reference numerals. The difference from FIG. 1 is that there are two address registers (11 and 12) that hold the cache access address from the request source.
The address register 11 holds the cache access address from the current request source, and the address register 12 holds the other cache prefetch access address that follows. The address arrays 3 and 4 are indexed based on the contents of the registers 11 and 12, respectively.
この様な構成において、要求元からのキヤツシユアク
セス第１アドレスはレジスタ11に、第２アドレスはレジ
スタ12に夫々セツトされ、レジスタ11のＳ1部でアドレ
スアレイ３が索引され、同時にレジスタ12のＳ2部でア
ドレスアレイ４が索引される。In such a configuration, the cache access first address from the request source is set in the register 11 and the second address is set in the register 12, and the address array 3 is indexed by the S 1 portion of the register 11, and at the same time, the register 12 The address array 4 is indexed at S 2 .
索引結果は比較器５及び６に対応するエントリのキー
アドレス部（Ｋ1,K2）として出力され、レジスタ11及び
12の各キー部の出力と夫々比較器５及び６にて比較さ
れ、かつアドレスアレイ３及び４のＶ1及びＶ2フイール
ドで示される登録アドレス有効表示出力とのアンド結果
がオンのとき、各々のアクセスがキヤツシユヒツトと判
定され、オフのときキヤツシユミスと判定される。The index result is output as the key address part (K 1 , K 2 ) of the entry corresponding to the comparators 5 and 6, and the register 11 and
When the AND result of the output of each of the 12 key portions is compared with the comparators 5 and 6, respectively, and the registered address valid display outputs indicated by the V 1 and V 2 fields of the address arrays 3 and 4 are ON, respectively. Access is judged as cache hit, and when it is off, it is judged as cache miss.
以降の動作は第１図に示す実施例のそれと同一であ
る。The subsequent operation is the same as that of the embodiment shown in FIG.
第３図は発明の別の実施例を示すブロツク図である。
本実施例は、要求元からのキヤツシユアクセスアドレス
を保持するアドレスレジスタ41と、このレジスタ41のブ
ロツクアドレス部を加算するカウンタ42と、アドレスア
レイ43と、キヤツシユアクセスアドレスをレジスタ41の
出力とするかまたはカウンタ42の出力とするかを選択す
るセレクタ44と、アドレスアレイ43のキーアドレス部
と、セレクタ44のキーアドレス部との一致を検出する比
較器45と、比較器45の結果が有効であることを示すアド
レスアレイ43のスイールドＶの出力で比較結果を有効化
するゲート46と、ゲート46の出力を入力としてキヤツシ
ユミスの判定を行い、ブロツクの先取りを行うか否かを
判断し、主記憶装置48へのブロツクデータのフエツチを
要求するとともに、キヤツシユへの登録アドレスの変更
を制御するメモリアクセス制御回路47とから構成され
る。FIG. 3 is a block diagram showing another embodiment of the invention.
In this embodiment, an address register 41 for holding the cache access address from the request source, a counter 42 for adding the block address part of this register 41, an address array 43, and an output of the register 41 for the cache access address To select whether to use the counter or the output of the counter 42, the comparator 45 that detects a match between the key address part of the address array 43 and the key address part of the selector 44, and the result of the comparator 45 is valid. The gate 46 that validates the comparison result with the output of the yield V of the address array 43 that indicates that the cache misjudgment is performed by using the output of the gate 46 as an input, and it is determined whether or not the block is prefetched. Memory access control for requesting block data fetch to storage device 48 and controlling change of registered address to cache It consists of the road 47..
かかる構成において、要求元からのキヤツシユアクセ
スアドレスは、レジスタ41にセツトされ、まずレジスタ
41の出力がセレクタ44で選択され、セレクタ出力のＳ部
でアドレスアレイ43が索引される。索引結果は比較器45
に対応するエントリのキーアドレス部（Ｋ）として出力
され、セラクタ44のキー部出力と比較器45にて比較がと
られ、かつアドレスアレイ43のＶフイールドで示される
登録アドレス有効表示出力とのアンド結果がオンのと
き、キヤツシユセツトと判定され、オフのときキヤツシ
ユミスと判定される。In such a configuration, the cache access address from the request source is set in the register 41, and first the register
The output of 41 is selected by the selector 44, and the address array 43 is indexed by the S portion of the selector output. Index result is comparator 45
Is output as the key address part (K) of the entry corresponding to the., And is compared with the key part output of the seractor 44 by the comparator 45, and with the registered address valid display output indicated by the V field of the address array 43. When the result is on, it is judged as cache-set, and when it is off, it is judged as cache-miss.
続いて要求元からのキヤツシユアクセスアドレスレジ
スタ41の出力のブロツクアドレス部が＋１カウントさ
れ、要求ブロツクより１つ上位のブロツクアドレスがカ
ウンタ42で生成される。そのアドレスがセレクタ44で選
択されてセレクタ44のセツトアドレス部でアドレスアレ
イ43が索引され、上記の比較と同様の処理を経て、アン
ドゲート46の出力にキヤツシユヒツト／ミスの結果が得
られる。Subsequently, the block address portion of the output of the cache access address register 41 from the request source is incremented by 1, and the block address one higher than the request block is generated by the counter 42. The address is selected by the selector 44, the address array 43 is indexed by the set address portion of the selector 44, and a cache hit / miss result is obtained at the output of the AND gate 46 through the same processing as the above comparison.
これらのアドレスアレイ43の連続索引はメモリアクセ
ス制御回路47で制御され、この制御回路47からのセレク
タ44の選択制御によりシリアルに行われる。The continuous index of the address array 43 is controlled by the memory access control circuit 47, and serially performed by the selection control of the selector 44 from the control circuit 47.
アドレスアレイ43の索引がシリアルに行われることを
除いては、以降のメモリアクセス制御回路47から主記憶
装置48へのブロツクアクセスおよびアドレスアレイ43へ
のキヤツシユ登録アドレスの変更は第１図の実施例と同
一である。Subsequent block access from the memory access control circuit 47 to the main memory device 48 and change of the cache registered address to the address array 43 are made except that the address array 43 is indexed serially. Is the same as
第４図は発明の更に他の実施例を示すブロツク図であ
る。この実施例は、要求元からのキヤツシユアクセスア
ドレスを保持するアドレスレジスタ41と、レジスタ41の
アドレスに続いてキヤツシユアクセスがあることを表示
する次データフエツチフラグ（NDF）62と、レジスタ41
のブロツクアドレス部を加算するカウンタ42と、キヤツ
シユアクセスアドレスをレジスタ41の出力とするかまた
はカウンタ42の出力とするかを選択するレジスタ44と、
レジスタ41のブロツク内アドレス部を次データアドレス
に加算するカウンタ65と、カウンタ65出力に桁上げが発
生し、NDF62がオンのときブロツク先取りを指示するゲ
ート66と、ゲート66の出力を保持し、セレクタ44出力を
カウンタ42側に選択することを指示するブロツク先取り
指示FF（NBR）67と、セレクタ44により索引されるアド
レスアレイ43と、アドレスアレイ43のキーアドレス部と
セレクタ44のキーアドレス部との一致を検出する比較器
45と、比較器45の結果が有効であることを示すアドレス
アレイ43のフイールドＶ出力で比較結果を有効化するゲ
ート46と、ゲート46出力を入力としてキヤツシユミスの
判定を行い、ブロツクの先取りを行うか否かを判断し、
主記憶装置48へのブロツクデータのフエツチを要求する
とともに、キヤツシユへの登録アドレスの変更を制御す
るメモリアクセス制御回路47とから構成される。FIG. 4 is a block diagram showing still another embodiment of the invention. In this embodiment, an address register 41 for holding a cache access address from a request source, a next data fetch flag (NDF) 62 for indicating that there is a cache access following the address of the register 41, and a register 41.
A counter 42 for adding the block address part of the register, and a register 44 for selecting whether the cache access address is to be the output of the register 41 or the output of the counter 42,
A counter 65 that adds the address part in the block of the register 41 to the next data address, a carry occurs in the output of the counter 65, and a gate 66 that instructs the block prefetch when the NDF 62 is on, and the output of the gate 66 is held, A block prefetch instruction FF (NBR) 67 for instructing to select the output of the selector 44 to the counter 42 side, an address array 43 indexed by the selector 44, a key address part of the address array 43, and a key address part of the selector 44. Comparator to detect the match of
45, a gate 46 that validates the comparison result with the field V output of the address array 43 that indicates that the result of the comparator 45 is valid, and a cache misjudgment is performed by using the output of the gate 46 as an input to preempt the block. Determine whether or not
It is composed of a memory access control circuit 47 for requesting the block of the block data to the main memory 48 and controlling the change of the registered address to the cache.
かかる構成において、要求元からのキヤツシユアクセ
スアドレスはレジスタ41に、次データフイツチフラグは
NDF62に夫々セツトされ、まずレジスタ41の出力がセレ
クタ42で選択され、この選択出力のＳ部でアドレスアレ
イ43が索引される。In such a configuration, the cache access address from the request source is stored in the register 41, and the next data switch flag is stored in the register 41.
The output of the register 41 is selected by the selector 42, and the address array 43 is indexed by the S portion of the selected output.
索引結果は比較器45に対応するエントリのキーアドレ
ス部（Ｋ）として出力され、セレクタ44のキー部出力と
比較器45にて比較がとられ、かつアドレスアレイ43のＶ
フイールドで示される登録アドレス有効表示出力とのア
ンド結果がオンのとき、キヤツシユヒツトと判定され、
オフのときキヤツシユミスと判定される。The index result is output as the key address part (K) of the entry corresponding to the comparator 45, the key part output of the selector 44 is compared with the comparator 45, and V of the address array 43 is compared.
When the AND result with the registered address valid display output shown by the field is ON, it is judged as a cache hit,
When it is off, it is judged to be a miss.
上記アドレスアレイ43の索引中、レジスタ41のブロツ
ク内アドレス部（Ｂ部）がカウンタ65で＋１カウントさ
れ、次データアドレスに更新され、カウンタ65から桁上
げがある場合、すなわちブロツクアドレス部が変わる場
合は、NDF62がオフの条件でゲート66を介して次ブロツ
ク先取り指示FF NBR67がセツトされる。In the index of the address array 43, the address part (B part) in the block of the register 41 is counted by +1 by the counter 65 and updated to the next data address, and there is a carry from the counter 65, that is, when the block address part is changed. When the NDF 62 is off, the next block prefetch instruction FF NBR 67 is set via the gate 66.
NBR67がオンになると、レジスタ41のアドレスにカウ
ンタ42で＋１された次ブロツクアドレスがセレクタ44で
選択され、要求元からのキヤツシユアクセスアドレスに
引続いてアドレスアレイ43が索引され、上記と同様の処
理を経て、アンドゲート46の出力にキヤツシユヒツト／
ミスの結果が得られる。When the NBR 67 is turned on, the next block address obtained by incrementing the address of the register 41 by the counter 42 by 1 is selected by the selector 44, and the cache access address from the request source is subsequently indexed into the address array 43. After processing, the output of AND gate 46
You get the result of a mistake.
NBR67がオフのとき、すなわち次データフエツチがブ
ロツクを超えないとき、または次データフエツチが不要
のときは前記処理は行われない。When NBR67 is off, that is, when the next data fetch does not exceed the block, or when the next data fetch is unnecessary, the above processing is not performed.
これらのアドレスアレイ43の連続索引はメモリアクセ
ス制御回路47で制御され、この制御回路47からのセレク
タ44の選択制御により、シリアルに行われる。アドレス
アレイ43の索引がシリアルに行われることを除いては、
以降の制御回路47から主記憶装置48へのブロツクアクセ
スおよびアドレスアレイ43へのキヤツシユ登録アドレス
の変更は第１図の実施例と同様である。The continuous index of these address arrays 43 is controlled by the memory access control circuit 47, and serially performed by the selection control of the selector 44 from this control circuit 47. Except that the address array 43 is indexed serially,
Subsequent block access from the control circuit 47 to the main memory device 48 and change of the cache registration address to the address array 43 are the same as in the embodiment of FIG.
発明の効果 以上説明したように、本発明によれば、実際にアクセ
スされたブロツクアドレスに続くブロツク、あるいは次
のアクセスで必要となるブロツクのアクセスを先取りし
てキヤツシユへの存在の有無を検出し、キヤツシユミス
のとき、本来のアクセスに先行して主記憶装置からキヤ
ツシユへのブロツクデータの先取りを行うことにより、
キヤツシユミス時に要する主記憶装置へのブロツクアク
セス待ち時間による性能低下を軽減できるという効果が
ある。As described above, according to the present invention, the presence or absence of the cache is detected by preempting the block following the block address actually accessed or the block required for the next access. , In case of cache miss, by prefetching block data from the main memory to the cache prior to the original access,
There is an effect that the performance deterioration due to the block access waiting time to the main memory required at the time of cache miss can be reduced.
第１図〜第４図は本発明の各実施例のブロツク図であ
る。 主要部分の符号の説明 1,11,12,41……アドレスレジスタ 3,4,43……アドレスアレイ 5,6,45……比較器 9,47……メモリアクセス制御回路 10,48……主記憶装置1 to 4 are block diagrams of the respective embodiments of the present invention. Description of main part code 1,11,12,41 …… Address register 3,4,43 …… Address array 5,6,45 …… Comparator 9,47 …… Memory access control circuit 10,48 …… Main Storage device
Claims (1)
ロック単位で格納するキャッシュメモリを有する情報処
理装置であって、キャッシュアクセスアドレスに続くア
クセスがあることを示す次アクセス表示手段と、前記キ
ャッシュアクセスアドレスのブロック内アドレス部の加
算を行う加算手段と、この加算結果に桁上りが生じかつ
前記次アクセス表示手段が次アクセスがある旨を示すと
きにブロックの先取りを指示する先取り指示手段と、こ
の先取り指示手段によるブロックの先取り指示の存否に
応じて前記キャッシュアクセスアドレスまたは先取りア
ドレスのいずれか一方により索引されるアドレスアレイ
とを有することを特徴とする情報処理装置。1. An information processing device having a cache memory for storing a copy of a part of data stored in a main storage device in block units, and a next access display means for indicating that there is an access following a cache access address. Addition means for adding the in-block address portion of the cache access address, and prefetch instruction means for instructing prefetch of the block when a carry occurs in the addition result and the next access display means indicates that there is a next access. And an address array indexed by either the cache access address or the prefetch address according to the presence or absence of the prefetch instruction of the block by the prefetch instruction means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095609A JP2690593B2 (en) | 1990-04-11 | 1990-04-11 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095609A JP2690593B2 (en) | 1990-04-11 | 1990-04-11 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03292548A JPH03292548A (en) | 1991-12-24 |
| JP2690593B2 true JP2690593B2 (en) | 1997-12-10 |
Family
ID=14142296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095609A Expired - Lifetime JP2690593B2 (en) | 1990-04-11 | 1990-04-11 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690593B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53134334A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Prefetch system in information processor having buffer memory |
| JPS5750380A (en) * | 1980-09-09 | 1982-03-24 | Mitsubishi Electric Corp | Writing method of buffer storage device |
| JPS6027967A (en) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | Block transfer control system of buffer storage device |
| JPH01286058A (en) * | 1988-05-13 | 1989-11-17 | Nec Corp | Cache memory |
-
1990
- 1990-04-11 JP JP2095609A patent/JP2690593B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03292548A (en) | 1991-12-24 |
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