JP2687397B2

JP2687397B2 - 画像メモリと画像処理装置

Info

Publication number: JP2687397B2
Application number: JP63046224A
Authority: JP
Inventors: 一朗小島; 森村　　淳
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 1997-12-08
Anticipated expiration: 2012-12-08
Also published as: JPH01221058A

Description

【発明の詳細な説明】産業上の利用分野本発明は、映像信号を記憶する画像メモリおよび画像
メモリを用いて画像の拡大・回転などを行なう画像処理
装置に関するものである。

従来の技術従来の画像メモリとしては、画面の一端から走査の順
にメモリに画像データを記憶するのが一般的であった。
第９図に従来の画像メモリの構成の一例を示す。このよ
うに構成された画像メモリを用いて、例えば任意倍率の
拡大や、回転などの画像処理を行なうためには、第10図
に示すように、新しいサンプリング点の周囲の旧サンプ
リング点を読み出し、これらに距離に応じた重みを掛け
て補間することにより、新サンプリング点の値を求めれ
ばよい。しかし、一つの新サンプリング点を求めるため
に、画像メモリを何度もランダムアクセスしなければな
らない。したがって、メモリの読み出し時間が長くなっ
て１画面の処理を行なうのに長い時間を必要とし、動画
像の実時間処理などはとうてい不可能であった。

この欠点を補うために、第11図のように複数画面分の
メモリに同じ画像データを記憶させておき、並列処理に
よって読み出し時間を削減する方法がある。

発明が解決しようとする課題しかしながら上記のように、複数画面分のメモリを並
列読み出しする従来の構成による画像メモリでは、単に
同じ画像データを記憶させるために膨大なメモリを必要
とする、という問題点を有していた。

本発明はかかる点に鑑み、動画像処理などの高速画像
処理においても、メモリ容量を増加させることのない画
像メモリを提供することを目的とする。

課題を解決するための手段上記目的を達成するために本発明の画像メモリは、Ｉ
×Ｊ個（I,Jは正の整数）のメモリM₁₁〜M_IJを有し、１
画面の画像信号Ｓを水平Ｉ個×垂直Ｊ個のサンプリング
点からなる小ブロックに分割し、それぞれの小ブロック
内の全ての画像信号Ｓ（i,j）（Ｉ≧ｉ≧1,J≧ｊ≧1,i,
jは整数）を対応する前記メモリM_ijに割り当て、同一小
ブロックの画像信号は前記各メモリの同一アドレスに記
憶されるように構成されることを特徴とするものであ
る。

作用上記構成により、アドレスを一度与えるだけで、任意
の新サンプリング点に対応するＩ×Ｊ個のデータを得る
ことができる。しかもメモリM₁₁〜M_IJの合計容量は一画
面で充分である。

実施例以下、本発明の実施例について図面を参照しながら説
明する。

本発明の第１の実施例は、動画像処理などの高速画像
処理においても、メモリ容量を増加させることのない画
像メモリであり、かつ、アドレスを１度与えるだけで必
要なデータを読み出し、高速に画像を行なう画像処理装
置である。

第１図は同実施例における画像メモリおよび画像処理
装置の構成を示すブロック図である。

第１図において、1,2は拡大・回転などの処理を行な
うための新しいサンプリング点の空間アドレスを生成す
る垂直（行）および水平（列）アドレス発生部、３〜６
はアドレス発生部1,2の出力の小数点以下を切捨て・切
上げする切捨て・切上げ回路であり、出力の最下位ビッ
トはスイッチ11,12へ入力される。７〜10は切捨て・切
上げ回路３〜６の出力を1/2倍して商を出力する除算回
路であり、その出力は〔垂直切捨て（YL）、水平切捨て
（XL）〕、〔垂直切捨て（VL）、水平切上げ（XH）〕、
〔垂直切上げ（YH）、水平切捨て（XL）〕、〔垂直切上
げ（YH）、垂直切上げ（XH）〕の４つに組み合わされ
て、それぞれスイッチ11に入力される。これらの４つの
アドレスは、新サンプリング点の周囲の４画素のメモリ
アドレスを示し、それぞれ左上（UL）、右上（UR）、左
下（DL）、右下（DR）の画素を示す。15〜18はそれぞれ
メモリＡ〜Ｄで、スイッチ11から出力されるメモリアド
レス信号に応じてデータをスイッチ12に出力する。13は
積和演算回路で、スイッチ12で並び替えられたデータ
に、アドレス発生部1,2から出力される新サンプリング
点の空間アドレスの小数部から求まる重みを乗算して平
均し、出力端子14に出力する。

第２図（ａ）に、空間的にサンプリングされた画像デ
ータの配列図、第２図（ｂ）に画像データに対応するメ
モリＡ〜Ｄの構成図を示す。

第２図（ａ）において、鎖線で区切られた領域がそれ
ぞれ空間的にサンプリングされた画像データであり、そ
れぞれにつき空間アドレス（行アドレス，列アドレス）
を同図に示すように与える。

第２図（ｂ）において、〜は同図（ａ）に示した
画像のそれぞれの位置の画像データであり、対応するメ
モリＡ〜Ｄに書き込まれる。その際、点線で囲まれた小
ブロック内のデータは各メモリＡ〜Ｄの同じ行アドレス
・列アドレスに書き込まれ、同図に示すように、垂直・
水平それぞれの空間アドレスの1/2に対応するメモリア
ドレスを与えられる。

いま、新サンプリング点をＺ（y,x）（ただしx,yは空
間アドレス）とすると、Ｚの周囲の４画素は第２図で一
点鎖線で囲まれた４点である。この図から分かるよう
に、Ｚの周囲の４画素は〜の組合せとなっている。
Ｚに限らず全ての点においてこの組合せとなることは、
この図から明らかである。従って、メモリＡ〜Ｄにそれ
ぞれ対応するアドレスを与えてやれば、新サンプリング
点Ｚの周囲の４画素のデータを同時に読み出すことがで
きる。

第３図にスイッチ11,12およびメモリＡ〜Ｄの詳細な
構成図を示す。

第３図において、21〜28はデータセレクタで、21〜24
でスイッチ11を、25〜28でスイッチ12を構成している。
それぞれのデータセレクタは第４図の真理値表のように
動作する。このような構成とすることにより、メモリア
ドレス信号UL〜DRを対応するメモリＡ〜Ｄへ与え、メモ
リから出力されたデータを再びUL〜DRの順に並び替えて
出力することができる。

例えば、第２図（ｂ）のＺ（y,x）について見てみる
と、Ｚの空間アドレスy,xを切捨て、切上げして求まる
４つの空間アドレスを〔（YL,XL），（YL,XH），（YH,X
L），（YH,XH）〕とすると、これはそれぞれ〔UL,UR,D
L,DR〕に対応し、（YL,XL）という空間アドレスはメモ
リアドレスに変換されてメモリＢへ、（YL,XH）は同様
にしてメモリＡへ、（YH,XL）はメモリＤへ、（YH,XH）
はメモリＣへそれぞれ与えられねばならない。ここでそ
れぞれの空間アドレスの最下位ビット（以下LSBと略
す）を同図（ａ）より見ると、〔（0,1）（0,0），（1,
1），（1,0）〕となるようにアドレスを決定しているた
め、この組合せはそれぞれ、（0,0）はメモリＡ、（0,
1）はメモリＢ、（1,0）はメモリＣ、（1,1）はメモリ
Ｄに対応しており、第３図に示したスイッチ回路によ
り、LSBの組合せによって前述のように対応するメモリ
へアドレスが与えられることになる。

第５図は積分演算回路13の構成例を示すブロック図で
ある。50〜53、56〜57はそれぞれ乗算器、54〜55、58は
それぞれ加算器、59〜60はそれぞれ減算器である。入力
〜はそれぞれスイッチ12で並び換えられた画素信号
〔UL,LR,DL,DR〕に対応している。同図においてＸ＊,Y
＊はそれぞれアドレス発生部1,2で生成された新サンプ
リング点のアドレス（Y,X）の小数部であり、それぞれ
０≦Ｘ＊＜１、０≦Ｙ＊＜１の値を取る。同図に示す回
路では、まず乗算器50〜53および加算器54〜55により水
平方向の補間を次式のように行なう。

Z₀＝（１−Ｘ＊）×UL＋Ｘ＊×UR （３−１） Z₁＝（１−Ｘ＊）×DL＋Ｘ＊×DR （３−２）次に乗算器56〜57および加算器58で垂直方向の補間を
次式のように行なう。

Z ＝（１−Ｙ＊）×Z₀＋Ｙ＊×Z₁ （３−３）このようにしてリアルタイムで新サンプリング点の値
Ｚが求められる。

以上のように構成された本実施例における画像メモリ
および画像処理装置の動作を説明する。

アドレス発生部1,2から出力された新サンプリング点
の座標（y,x）（空間アドレス）は、切捨て・切上げ回
路３〜６によりその周囲の４点の画素の空間アドレス
〔（YL,XL），（YL,XH），（YH,XL），（YH,XH）〕に変
換される。そしてメモリアドレスに対応するように1/2
されたのちにスイッチ11で前述のように並び替えられて
メモリＡ〜Ｄに入力され、４つの画素データが得られ
る。スイッチ12で元の順序に並び替えられ、新サンプリ
ング点の空間アドレス（y,x）の小数部分から求まる重
み掛けて加重平均され、出力される。

以上のように本実施例によれば、一つの座標（アドレ
ス）を与えるだけで周囲４画素のデータが１回のアクセ
スで同時に出力され、しかも第２図から分かるように、
メモリＡ〜Ｄの合計容量は処理に最低限必要な１画面分
あれば良く、全く無駄のない構成となっている。つま
り、メモリ容量を増加させることなく高速処理を実現す
る事ができる。

第６図および第７図は本発明の他の実施例における画
像メモリおよび画像処理装置の構成図である。

第６図は本実施例の画像メモリの構成で、〜はす
べて原画像のサンプリング点に対応するもので、それぞ
れ第７図におけるメモリＡ〜Ｉに対応しており、鎖線で
囲まれた９個の画素で一つの小ブロックを構成してい
る。それぞれの小ブロック内のデータは各メモリＡ〜Ｉ
の同じメモリアドレスに書き込まれる。

第７図は本実例の画像処理装置のブロック図である。

第７図において、31,32は画像処理を行なう画素の空
間アドレスを生成する垂直（行）および水平（列）アド
レス発生部である。アドレス発生部31,32の出力アドレ
スを、第８図に黒の四角で示す。33〜38は空間アドレス
からそれぞれ−0.5,＋0.5,＋1.5する加減算器、39,40は
アドレス発生部31,32の出力する空間アドレスの小数部
から積分演算回路46での各係数を演算する重み演算回
路、41,42は加減算器33〜38の出力の小数部を切り捨て
る切捨て回路、43,44は除算器で、入力される空間アド
レスを1/3にしてそれぞれの商をスイッチ44に出力し、
剰余をスイッチ44,45に出力する、除算器43,44の出力
は、垂直水平それぞれ３つあり、これらを組み合わせ
て、第８図における左上・中上・右上…左下・中下・右
下（UL,UM,UR…DL,DM,DR）の９個の画素（白丸）のメモ
リアドレスをつくり、スイッチ44に入力する。スイッチ
44は除算器43,44の剰余データによってメモリアドレス
の並び替えを行ない、対応するメモリＡ〜Ｉにメモリア
ドレスを与える。このスイッチ44は第３図に示したスイ
ッチ11の構成を３次に拡張したもので、第１の実施例で
説明した原理と同様にしてメモリアドレスの並び替えを
行なう。45はスイッチで、スイッチ44と逆の構成とな
り、メモリＡ〜Ｉから出力されたデータを再び元の順序
に並び替えて出力する。46は積和演算回路で、重み演算
回路39,40で求められた画素の位置に応じた係数をデー
タに乗じて加算することにより、２次元・３次のフィル
ターを実現することができる。

以上のような構成とすることにより、高次のフィルタ
ー等の画像処理を行なう場合においても、第１の実施例
の場合と同様に、１回のメモリアクセスで全てのデータ
を読み出すことができ、しかもメモリ容量は全く増加し
ない。

なお、これらの実施例について、従来例のようなメモ
リの並列駆動を同時に実施すれば、さらに高速処理が可
能となることは言うまでもない。

また、メモリから読みだしたデータをスイッチ12,45
で元の順序に並び替えているが、これを省いて、スイッ
チ11,44と同じ原理で重みデータ・係数データをメモリ
から読みだしたデータに対応するように並び替えて積和
演算回路入力するようにしてもよい。

また。上記実施例では小ブロックの構成を水平・垂直
とも同じ画素数にしたが、これに限るものではない。

また、本発明はインターレース走査やノンインターレ
ース走査、その他テレビジョン方式にかかわらず適用可
能である。

また、第５図に積和演算回路13の構成を示したが、こ
れに限るものではない。例えば、次のような構成として
もよい。

線形方程式の一般形は、次式のようになる。

ｆ（x,y）＝ax＋by−cxy＋ｄ（３−４）ここで、〔UL,UR,DL,DR〕を用いてＺ（x,y）を補間す
るとして係数a,b,c,dを求める。

（簡単化のため、座標は少数点以下のみについて考え
る。） UL→ｆ（0,0）,UR→ｆ（0,1）， DL→ｆ（1,0）,DR→ｆ（1,1），Ｚ（x,y）→ｆ（ｘ＊,y＊）とおいて、式（３−４）に代入してこれを解くと、ａ＝DL−UL （３−５）ｂ＝UR−UL （３−６）ｃ＝DR＋UL−UR−DL （３−７）ｄ＝UL （３−８）となり、Ｚ（x,y）は次式のように求めることができ
る。

Ｚ（x,y）＝（DL−UL）×ｘ＊＋（UR−UL）×ｙ＊ −（DR＋UL−UR−DL）×ｘ＊×ｙ＊＋UL（３−９）したがって（３−９）式のように積和演算回路を構成
すれば乗算器の個数を第５図の構成の場合の６個から４
個に削減することができる。

発明の効果本発明によれば、外部から供給される単一のアドレス
信号によって、且つ簡単な個別アドレス信号への変換に
よって、２次元に分布した複数個の画素信号を同時に読
み出すことができるとともに、静止画処理の場合に比べ
てメモリ容量を増加させることなく、動画像の２次元処
理を高速で行うことのできるメモリ提供することがで
き、簡単な構成の動画像処理装置を実現することができ
る。

【図面の簡単な説明】

第１図は本発明の第１における実施例の画像メモリ及び
画像処理装置のブロック図、第２図（ａ）は同実施例に
置ける空間的にサンプリングされた画像データの配列
図、（ｂ）は（ａ）の画像データに対応する画像メモリ
の構成図、第３図は同実施例におけるスイッチ11,12お
よびメモリＡ〜Ｄの構成図、第４図は第３図におけるデ
ータセレクタの動作を示す図、第５図は同実施例におけ
る加重平均回路13の構成例を示すブロック図、第６図は
本発明の第２の実施例における画像メモリの構成図、第
７図は同実施例における画像処理装置のブロック図、第
８図は同実施例の画像処理装置の画像処理の概念を示す
概念図、第９図は従来の画像メモリの構成図、第10図は
同従来例の画像処理の概念を示す概念図、第11図は従来
の画像メモリの他の例を示す構成図である。 11,12,44,45……スイッチ、15〜18,48〜56……メモリ、
13,46……積和演算回路。

Claims

(57)【特許請求の範囲】

【請求項１】複数個の画像サンプルデータを記憶可能な
Ｉ×Ｊ個（I,Jは２以上の正の整数）の小メモリ（M₁₁〜
M_IJ）を有し、１画面の画像信号Ｓを水平Ｉ個×垂直Ｊ
個の２次元のサンプリング点からなる小ブロック群に区
分し、全ての前記小ブロックについて、それぞれの小ブ
ロック内の全てのサンプリング点の画像信号Ｓ（i,j）
（Ｉ≧ｉ≧1,J≧ｊ≧1,i,jは整数）を、１サンプリング
点ずつ対応する前記小メモリMijの同一アドレス点に記
憶する画像メモリであって、前記画像メモリに記憶され
た画像信号を読み出して新しい任意の読み出しサンプリ
ング点Zxyの信号を形成するに際し、読み出しサンプリ
ング点Zxyに対応する前記Ｉ×Ｊ個の各小メモリに供給
される個別アドレス信号「ADR」及び前記Ｉ×Ｊ個の各
小メモリを選択信号「SEL」は、読み出しサンプリング点Zxyに対応する読み出しアドレ
スAxy値の水平アドレス値及び垂直アドレス値の小数部
を切り上げ及び切り捨てて得られる４個の整数アドレス
値の水平アドレス値及び垂直アドレス値Bxyの最下位ビ
ット（LSB）の値により「SEL」信号が、Bxyの水平アド
レス値をＩで除算した値及び垂直アドレス値をＪで除算
した値により「ADR」信号が作成されることを特徴とす
る画像メモリ。
【請求項２】複数個の画像サンプルデータを記憶可能な
Ｉ×Ｊ個（I,Jは２以上の正の整数）の小メモリ（M₁₁〜
M_IJ）を有し、１画面の画像信号Ｓを水平Ｉ個×垂直Ｊ
個の２次元のサンプリング点からなる小ブロック群に区
分し、全ての前記小ブロックについて、それぞれの小ブ
ロック内の全てのサンプリング点の画像信号Ｓ（i,j）
（Ｉ≧ｉ≧1,J≧ｊ≧1,i,jは整数）を、１サンプリング
点ずつ対応する前記メモリMijの同一アドレス点に記憶
する画像メモリと、前記画像メモリに記憶された画像信号を読み出して新し
い任意の読み出しサンプリング点Zxyの信号を形成する
に際し、読み出しサンプリング点Zxyに対応する各小メ
モリの読み出しアドレス値を、対応する前記複数の小メ
モリMijに与えるアドレス発生回路と、前記画像メモリから読み出された信号Sijを加重平均す
る積和演算回路とからなり、前記アドレス発生回路は、
読み出しサンプリング点Zxyの読み出しアドレスAxy値の
水平アドレス値及び垂直アドレス値の小数部を切り上げ
及び切り捨てて得られる４個の整数アドレス値Bxyの最
下位ビット（LSB）の値により前記読み出しサンプリン
グ点Zxyに対応する小メモリMijを選択し、Bxyの水平ア
ドレス値をＩで除算した値及び垂直アドレス値をＪで除
算した値により小メモリ内に記憶された複数の画像サン
プルの内の１つを選択する機能を含むよう構成されたこ
とを特徴とする画像処理装置。