JP2680471B2 - Semiconductor pressure sensor and method of manufacturing the same - Google Patents

Semiconductor pressure sensor and method of manufacturing the same

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JP2680471B2 JP2272452A JP27245290A JP2680471B2 JP 2680471 B2 JP2680471 B2 JP 2680471B2 JP 2272452 A JP2272452 A JP 2272452A JP 27245290 A JP27245290 A JP 27245290A JP 2680471 B2 JP2680471 B2 JP 2680471B2
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Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は差圧伝送器等に使用される半導体圧力センサ
およびその製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a semiconductor pressure sensor used in a differential pressure transmitter and the like, and a manufacturing method thereof.

(従来の技術) 差圧伝送器等に使用される半導体圧力センサとして、
従来、第2図に示す構造のものが知られている。
(Prior Art) As a semiconductor pressure sensor used in differential pressure transmitters,
Conventionally, the structure shown in FIG. 2 is known.

この図に示す半導体圧力センサは円形のエッチング穴
101が形成されたN+型シリコン基板102と、このN+型シリ
コン基板102上に設けられるN型エピタキシャルシリコ
ン103と、このN型エピタキシャルシリコン103上に形成
されるピエゾ抵抗104とを備えており、N型エピタキシ
ャルシリコン103の各面に圧力がかかったとき、この圧
力差に応じて変形してピエゾ抵抗104の抵抗値を変化さ
せ、この変化分を前記圧力差に応じた圧力差信号として
出力する。
The semiconductor pressure sensor shown in this figure has a circular etching hole.
An N + type silicon substrate 102 on which 101 is formed, an N type epitaxial silicon 103 provided on the N + type silicon substrate 102, and a piezoresistor 104 formed on the N type epitaxial silicon 103 are provided. When pressure is applied to each surface of the N-type epitaxial silicon 103, the N-type epitaxial silicon 103 is deformed according to the pressure difference to change the resistance value of the piezoresistor 104, and this change is output as a pressure difference signal according to the pressure difference. To do.

また、他の半導体圧力センサとして、第3図に示すも
のも知られている。
Another semiconductor pressure sensor shown in FIG. 3 is also known.

この図に示す半導体圧力センサは円形のエッチング穴
105が形成されたN型シリコン基板106と、このN型シリ
コン基板106上に形成されるピエゾ抵抗107とを備えてお
り、N型シリコン基板106の各面に圧力がかかってと
き、この圧力差に応じて変形してピエゾ抵抗107の抵抗
値を変化させ、この変化分を前記圧力差に応じた圧力差
信号として出力する。
The semiconductor pressure sensor shown in this figure has a circular etching hole.
An N-type silicon substrate 106 on which 105 is formed and a piezoresistor 107 formed on the N-type silicon substrate 106 are provided. When pressure is applied to each surface of the N-type silicon substrate 106, this pressure difference And the resistance value of the piezoresistor 107 is changed, and the change amount is output as a pressure difference signal according to the pressure difference.

このように、上述した各半導体圧力センサは単結晶シ
リコンの優れた弾性を利用し、薄膜シリコンダイヤフラ
ム108、109の両面にかかる圧力差に応答する応力を検出
してこれを圧力差信号として出力する。
As described above, each of the semiconductor pressure sensors described above utilizes the excellent elasticity of single crystal silicon, detects the stress in response to the pressure difference applied to both surfaces of the thin film silicon diaphragms 108 and 109, and outputs this as a pressure difference signal. .

(発明が解決しようとする課題) ところで、このような半導体圧力センサでは、この半
導体圧力センサを構成するチップの大きさを縮小するに
したがって、耐圧力が向上して過大圧に対する信頼性が
向上する傾向がある。
(Problems to be Solved by the Invention) By the way, in such a semiconductor pressure sensor, as the size of the chip constituting the semiconductor pressure sensor is reduced, the pressure resistance is improved and the reliability against an excessive pressure is improved. Tend.

そして、このような利点を有効に活用するため、チッ
プを縮小することが必要となっているが、チップを縮小
するとき、これに伴って薄膜シリコンダイヤフラム10
8、109を構成するN型エピタキシャルシリコン103やN
型シリコン基板106も薄くしなければならない。
Then, in order to effectively utilize such advantages, it is necessary to reduce the chip size. When the chip size is reduced, the thin film silicon diaphragm 10 is accompanied by this.
N-type epitaxial silicon 103 and N constituting 8 and 109
The mold silicon substrate 106 must also be thin.

そして、このような薄膜シリコンダイヤフラム108、1
09の薄膜化技術として、従来、弗硝酸エッチングや電解
エッチング等のウェットエッチングが試みられている。
And such a thin film silicon diaphragm 108, 1
As a thin film technology for 09, wet etching such as hydrofluoric nitric acid etching and electrolytic etching has hitherto been attempted.

この場合、電解エッチングでは、陽極となる被エッチ
ング基板に電極を接続し、5%の弗硝酸でダイヤフラム
を形成する。
In this case, in the electrolytic etching, the electrode is connected to the substrate to be etched serving as the anode, and the diaphragm is formed with 5% fluorinated nitric acid.

このとき、エッチング面に保護膜として窒化シリコン
膜を形成し、フォトエッチングによりダイヤフラムの大
きさに対応する円形パターンを形成する。
At this time, a silicon nitride film is formed as a protective film on the etching surface, and a circular pattern corresponding to the size of the diaphragm is formed by photoetching.

次いで、被エッチング面の保護膜を除去し、エッチン
グ液に浸して薄膜ダイヤフラムを形成させた後、エッチ
ングされないで残った厚板部分の保護膜を除去し、パイ
レックスガラスの台座に静電結合なる技術によって接合
して圧力を測定できる外容器に搭載する。
Next, after removing the protective film on the surface to be etched and immersing it in an etching solution to form a thin film diaphragm, the protective film on the thick plate that remains unetched is removed and electrostatically bonded to the pedestal of Pyrex glass. Mounted on an outer container that can be bonded and measured with pressure.

しかしながら、このような従来の構成では、エッチン
グする量が多く、所望の薄膜シリコンダイヤフラムを形
成するのに、長時間エッチング液に浸しておかなければ
ならず、電極接続箇所の不完全さに起因して熱が発生し
たり、電極接続点から各薄膜シリコンダイヤフラムのエ
ッチング場所までの距離に起因するシリーズ抵抗の違い
から、エッチングのバラツキが大きくなったりすること
があった。
However, in such a conventional configuration, there is a large amount of etching, and in order to form a desired thin film silicon diaphragm, it has to be immersed in an etching solution for a long time, which results from the incompleteness of electrode connection points. As a result, heat may be generated, and the variation in etching may increase due to the difference in series resistance due to the distance from the electrode connection point to the etching location of each thin film silicon diaphragm.

また、保護膜である窒化シリコン膜の熱膨張係数と、
緩衝膜である二酸化シリコン膜の熱膨張係数との違いか
ら、薄膜にクラックが発生し易く、またピンホール等が
あった場合、台座との接続表面が弗硝酸等のエッチング
液により荒れる現象が起こり、気密性の信頼性が損なわ
れてしまうという問題があった。
In addition, the thermal expansion coefficient of the silicon nitride film that is a protective film,
Due to the difference in the thermal expansion coefficient of the silicon dioxide film, which is the buffer film, cracks are likely to occur in the thin film, and if there are pinholes, etc., the connection surface with the pedestal will be roughened by an etching solution such as hydrofluoric nitric acid However, there was a problem that the reliability of the airtightness was impaired.

さらに、エッチングする深さがシリコン基板の厚さに
ほぼ比例することから、サイドエッチング量も大きく、
1mmφより小さなダイヤフラムを形成することが難しい
という問題があった。
Furthermore, since the etching depth is almost proportional to the thickness of the silicon substrate, the side etching amount is large,
There is a problem that it is difficult to form a diaphragm smaller than 1 mmφ.

本発明は上記の事情に鑑み、等方性エッチングでのエ
ッチング時間を短縮することができるとともに、土台と
の接続部となるエッチングされないシリコン表面を完全
にミラー状に保つことができ、また静電接合時の気密性
を向上させることができるとともに、過大圧印加時の高
耐圧性を強化することができ、さらにセンサチップの小
型化を達成することができる半導体圧力センサおよびそ
の製造方法を提供することを目的としている。
In view of the above circumstances, the present invention can shorten the etching time in isotropic etching, and can keep the non-etched silicon surface, which is the connection portion with the base, completely mirror-like, and also electrostatic. Provided are a semiconductor pressure sensor that can improve airtightness at the time of joining, can enhance high withstand voltage when an excessive pressure is applied, and can achieve miniaturization of a sensor chip, and a manufacturing method thereof. Is intended.

〔発明の構成〕[Configuration of the invention]

(課題を解決するための手段) 上記の目的を達成するために、請求項1の発明は、単
結晶半導体基板と当該基板の一方の面にエピタキシャル
層とを有し、前記単結晶半導体基板に圧力を導入する開
口部を持ち、前記エピタキシャル層の内部に、前記開口
部のエピタキシャル層側開口端の面積よりも前記エピタ
キシャル層に平行な断面積が大きい空洞を伴った円形薄
膜ダイヤフラムを有することを特徴としている。
(Means for Solving the Problem) In order to achieve the above object, the invention of claim 1 has a single crystal semiconductor substrate and an epitaxial layer on one surface of the substrate, It has an opening for introducing pressure, and inside the epitaxial layer, it has a circular thin film diaphragm with a cavity having a larger cross-sectional area parallel to the epitaxial layer than the area of the opening end on the epitaxial layer side of the opening. It has a feature.

また、請求項2の発明は、請求項1記載の半導体圧力
センサにおいて、前記単結晶半導体基板がP型であり、
前記空洞の周辺を形成する肉厚部がN型であることを特
徴としている。
The invention according to claim 2 is the semiconductor pressure sensor according to claim 1, wherein the single crystal semiconductor substrate is P-type,
The thick portion forming the periphery of the cavity is N-type.

また、請求項3の発明は、単結晶半導体基板と当該基
板の一方の面にエピタキシャル層とを有するウェハーの
前記単結晶半導体基板を異方性エッチングで圧力導入用
の開口部を形成した後、等方性エッチングによって前記
エピタキシャル層内部に、前記開口部のエピタキシャル
層側開口端の面積よりも前記エピタキシャル層に平行な
断面積が大きい空洞を形成することを特徴としている。
According to the invention of claim 3, an opening for pressure introduction is formed by anisotropic etching of the single crystal semiconductor substrate of a wafer having a single crystal semiconductor substrate and an epitaxial layer on one surface of the substrate, A cavity having a larger cross-sectional area parallel to the epitaxial layer than the area of the opening end on the epitaxial layer side of the opening is formed inside the epitaxial layer by isotropic etching.

(作用) 上記の構成により、本発明による半導体圧力センサで
は、単結晶半導体基板に圧力を導入する開口部を持ち、
エピタキシャル層の内部に前記開口部より大きな空洞を
伴った円形薄膜ダイヤフラムにすることにより、等方性
エッチングでのエッチング時間を短縮させるとともに、
土台との接続部となるエッチングされないシリコン表面
を完全にミラー状に保持させ、また静電接合時の気密性
を向上させるとともに、過大圧印加時の高耐圧性を強化
させ、さらにセンサチップの小型化を達成させる。
(Operation) With the above configuration, the semiconductor pressure sensor according to the present invention has an opening for introducing pressure into the single crystal semiconductor substrate,
By making a circular thin film diaphragm with a cavity larger than the opening inside the epitaxial layer, while shortening the etching time in isotropic etching,
The non-etched silicon surface that is the connection to the base is completely retained in a mirror shape, and the airtightness at the time of electrostatic bonding is improved, and the high pressure resistance at the time of excessive pressure application is strengthened, and the sensor chip is small in size. To achieve

また、上記の構成により、本発明による半導体圧力セ
ンサの製造方法では、単結晶半導体基板とエピタキシャ
ル層とを有するウェハーの前記単結晶半導体基板を異方
性エッチングで圧力導入用の開口部を形成した後、等方
性エッチングによって前記エピタキシャル層内部に前記
開口部より大きな空洞を形成することにより、等方性エ
ッチングでのエッチング時間を短縮させるとともに、土
台との接続部となるエッチングされないシリコン表面を
完全にミラー状に保持させ、また静電接合時の気密性を
向上させるとともに、過大圧印加時の高耐圧性を強化さ
せ、さらにセンサチップの小型化を達成させる。
Further, with the above structure, in the method for manufacturing a semiconductor pressure sensor according to the present invention, an opening for introducing pressure is formed by anisotropic etching of the single crystal semiconductor substrate of a wafer having a single crystal semiconductor substrate and an epitaxial layer. After that, by forming a cavity larger than the opening inside the epitaxial layer by isotropic etching, the etching time in the isotropic etching is shortened, and the unetched silicon surface to be the connection portion with the base is completely removed. In addition, the airtightness at the time of electrostatic bonding is improved, the high pressure resistance at the time of applying an excessive pressure is enhanced, and the miniaturization of the sensor chip is achieved.

(実施例) 第1図は本発明による半導体圧力センサおよびその製
造方法の一実施例を示す製造工程図である。
(Embodiment) FIG. 1 is a manufacturing process diagram showing an embodiment of a semiconductor pressure sensor and a manufacturing method thereof according to the present invention.

本発明による半導体圧力センサを作る場合、第1図
(a)に示す如くまず、低濃度ボロンの基板(P型シリ
コン基板)1上にN型エピタキシャル層2を持つシリコ
ンウェハー3を用意する。
When manufacturing the semiconductor pressure sensor according to the present invention, as shown in FIG. 1A, first, a silicon wafer 3 having an N-type epitaxial layer 2 on a low-concentration boron substrate (P-type silicon substrate) 1 is prepared.

次いで、第1図(b)に示す如くこのシリコンウェハ
ー3の両面に熱酸化膜4、5を形成した後、第1図
(c)に示す如くフォトエッチングによってN型エピタ
キシャル層2側にダイヤフラムとなる部分にパターン6
を形成しこのパターン6部分の酸化膜4を除去する。
Next, as shown in FIG. 1 (b), thermal oxide films 4 and 5 are formed on both sides of the silicon wafer 3, and then a diaphragm is formed on the N-type epitaxial layer 2 side by photoetching as shown in FIG. 1 (c). Pattern 6
Then, the oxide film 4 on the pattern 6 is removed.

この後、第1図(d)に示す如く高濃度のリンを拡散
させてこの前記パターン6部分のN型エピタキシャル層
2をN++層7にした後、上面側の酸化膜4を除去する。
Thereafter, as shown in FIG. 1 (d), high-concentration phosphorus is diffused to make the N type epitaxial layer 2 in the pattern 6 portion into an N ++ layer 7, and then the oxide film 4 on the upper surface side is removed. .

次いで、第1図(e)に示す如くウェハー3の上面側
に所望のダイヤフラム厚になるまでN型エピタキシャル
層8を成長させた後、ダイヤフラム11となる部分にピエ
ゾ抵抗9を形成するとともに、P型シリコン基板1の下
面に形成された酸化膜5にエッチング用の穴パターン10
を形成する。
Then, as shown in FIG. 1 (e), an N-type epitaxial layer 8 is grown on the upper surface side of the wafer 3 until a desired diaphragm thickness is obtained, and then a piezoresistor 9 is formed on a portion which will be a diaphragm 11, and P Pattern 10 for etching on the oxide film 5 formed on the lower surface of the silicon substrate 1
To form

この後、第1図(f)に示す如くN型エピタキシャル
層8をワックス等で保護した後、異方性エッチング液を
用いてP型シリコン基板1をエッチングしてN++層7に
達するエッチング穴12を形成する。このとき、N++層7
でのエッチング穴12の大きさを所定の大きさ、例えば50
ミクロン以下に抑える。
Thereafter, as shown in FIG. 1 (f), the N-type epitaxial layer 8 is protected by wax or the like, and then the P-type silicon substrate 1 is etched using an anisotropic etching solution to reach the N ++ layer 7. Form a hole 12. At this time, N ++ layer 7
The size of the etching hole 12 at a predetermined size, for example 50
Keep below micron.

次いで、第1図(g)に示す如く等方性エッチング液
を用いてN++層7をエッチングして空洞13を形成しこの
空洞13の上にあるN型エピタキシャル層8をダイヤフラ
ム11にした後、P型シリコン基板1の下面にある酸化膜
5を除去する。このとき、第1図(g)からも分かるよ
うに、空洞13のエピタキシャル層2に平行な断面積は、
エッチング穴12のエピタキシャル層側開口端の面積より
も大きくなっている。
Then, as shown in FIG. 1 (g), the N ++ layer 7 is etched using an isotropic etching solution to form a cavity 13, and the N-type epitaxial layer 8 on the cavity 13 is used as a diaphragm 11. After that, the oxide film 5 on the lower surface of the P-type silicon substrate 1 is removed. At this time, as can be seen from FIG. 1 (g), the cross-sectional area of the cavity 13 parallel to the epitaxial layer 2 is
It is larger than the area of the opening end of the etching hole 12 on the epitaxial layer side.

このようにこの実施例においては、P型シリコン基板
1を異方性エッチング液によってエッチングしてN++
7に達するエッチング穴12を形成した後、等方性エッチ
ング液によってN++層7をエッチングしてこのN++層7上
に形成されているN型エピタキシャル層8の下面に空洞
13を形成してダイヤフラム11を作るようにしたので、等
方性エッチングでのエッチング時間を短縮することがで
きるとともに、土台との接続部となるエッチングされな
いシリコン表面を完全にミラー状に保つことができ、ま
た静電接合時の気密性を向上させることができる。
In this embodiment this way, after forming an etching hole 12 reaching the N ++ layer 7 is etched by anisotropic etching solution P-type silicon substrate 1, N ++ layer by isotropic etching solution 7 Is etched to form a cavity in the lower surface of the N type epitaxial layer 8 formed on the N ++ layer 7.
Since the diaphragm 11 is formed by forming 13, it is possible to shorten the etching time in the isotropic etching, and to keep the non-etched silicon surface that is the connection part with the base completely mirror-like. Moreover, the airtightness at the time of electrostatic bonding can be improved.

また、N++層7を薄くすることにより、ダイヤフラム1
1の変位量を小さくして過大圧印加時の高耐圧性を強化
することができるととも、このN++層7上に形成される
N型エピタキシャル層8の厚さを薄くすることができ、
これによって圧力検知感度を大幅に向上させることがで
きるとともに、チップサイズを縮小してセンサチップの
小型化を達成することができる。
Also, by thinning the N ++ layer 7, the diaphragm 1
The displacement amount of 1 can be reduced to enhance the high withstand voltage when an excessive pressure is applied, and the thickness of the N type epitaxial layer 8 formed on the N ++ layer 7 can be reduced. ,
As a result, the pressure detection sensitivity can be significantly improved, and at the same time, the chip size can be reduced to achieve the miniaturization of the sensor chip.

また、P型シリコン基板1側からの表面距離(P型シ
リコン基板1のA点からこのP型シリコン基板1および
N型エピタキシャル層2、8に沿ってN型エピタキシャ
ル層8のB点まで至る距離)を大きくとれるため、P型
シリコン基板1と土台とを接合するとき、接合歪みが発
生してもダイヤフラム11への影響を極めて小さくするこ
とができる。
Further, the surface distance from the P-type silicon substrate 1 side (the distance from the point A of the P-type silicon substrate 1 to the point B of the N-type epitaxial layer 8 along the P-type silicon substrate 1 and the N-type epitaxial layers 2 and 8). 2) can be made large, the influence on the diaphragm 11 can be made extremely small even when a joining strain occurs when joining the P-type silicon substrate 1 and the base.

また、上述した実施例においては、空洞13部分をきれ
いに除去するようにしているが、たとえP型シリコン基
板1とN++層7との境界部が残っても、ダイヤフラム11
の中央にエッチング穴12がある限り、空洞13の残りがダ
イヤフラム11の変位に悪影響を与えることはないので、
N++層7をエッチングするとき、ショートエッチングで
終了して濃度が低いP型シリコン基板1とN++層7との
境界部を残すようにしても良い。
Further, in the above-mentioned embodiment, the cavity 13 is removed cleanly, but even if the boundary between the P-type silicon substrate 1 and the N ++ layer 7 remains, the diaphragm 11 is removed.
As long as there is an etching hole 12 in the center of, the remainder of the cavity 13 does not adversely affect the displacement of the diaphragm 11,
When the N ++ layer 7 is etched, the etching may be terminated by short etching to leave a boundary between the P type silicon substrate 1 having a low concentration and the N ++ layer 7.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明によれば、等方性エッチン
グでのエッチング時間を短縮することができるととも
に、土台との接続部となるエッチングされないシリコン
表面を完全にミラー状に保つことができ、また静電接合
時の気密性を向上させることができるとともに、過大圧
印加時の高耐圧性を強化することができ、さらにセンサ
チップの小型化を達成することができる。
As described above, according to the present invention, the etching time in isotropic etching can be shortened, and the unetched silicon surface to be the connection portion with the base can be kept completely in a mirror shape. The airtightness at the time of electrostatic bonding can be improved, the high withstand voltage at the time of applying an excessive pressure can be enhanced, and the sensor chip can be downsized.

また、本発明によれば、エピタキシャル層の厚みが空
洞の厚みとなるので、エピタキシャル層の厚みを制御す
ることにより空洞の厚みを正確、かつ自由に制御でき
る。その結果、ダイヤフラムが破壊される限界に近い圧
力まで耐圧を高めることができると共に、ダイヤフラム
の破損防止の製造を容易に、かつ均一に形成することが
可能となる。
Further, according to the present invention, since the thickness of the epitaxial layer becomes the thickness of the cavity, the thickness of the cavity can be accurately and freely controlled by controlling the thickness of the epitaxial layer. As a result, the withstand pressure can be increased to a pressure close to the limit at which the diaphragm is broken, and the diaphragm can be easily and uniformly manufactured to prevent damage.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明による半導体圧力センサおよびその製造
方法の一実施例を示す斜視図、第2図は従来から知られ
ている半導体圧力センサの一例を示す断面図、第3図は
従来から知られている半導体圧力センサの他の一例を示
す断面図である。 1……単結晶半導体基板(P型シリコン基板) 2、8……エピタキシャル層(N型エピタキシャル層) 11……円形薄膜ダイヤフラム(ダイヤフラム) 12……開口部(エッチング穴) 13……空洞
FIG. 1 is a perspective view showing an embodiment of a semiconductor pressure sensor and a manufacturing method thereof according to the present invention, FIG. 2 is a sectional view showing an example of a conventionally known semiconductor pressure sensor, and FIG. It is sectional drawing which shows another example of the semiconductor pressure sensor currently used. 1 ... Single crystal semiconductor substrate (P-type silicon substrate) 2, 8 ... Epitaxial layer (N-type epitaxial layer) 11 ... Circular thin film diaphragm (diaphragm) 12 ... Opening (etching hole) 13 ... Cavity

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】単結晶半導体基板と当該基板の一方の面に
エピタキシャル層とを有し、前記単結晶半導体基板に圧
力を導入する開口部を持ち、前記エピタキシャル層の内
部に、前記開口部のエピタキシャル層側開口端の面積よ
りも前記エピタキシャル層に平行な断面積が大きい空洞
を伴った円形薄膜ダイヤフラムを有することを特徴とす
る半導体圧力センサ。
1. A single crystal semiconductor substrate and an epitaxial layer on one surface of the substrate, and an opening for introducing pressure into the single crystal semiconductor substrate. Inside the epitaxial layer, the opening of the opening is formed. A semiconductor pressure sensor having a circular thin film diaphragm with a cavity having a cross-sectional area parallel to the epitaxial layer larger than the area of the opening end on the epitaxial layer side.
【請求項2】前記単結晶半導体基板がP型であり、前記
空洞の周辺を形成する肉厚部がN型である請求項1記載
の半導体圧力センサ。
2. The semiconductor pressure sensor according to claim 1, wherein the single crystal semiconductor substrate is P-type, and the thick portion forming the periphery of the cavity is N-type.
【請求項3】単結晶半導体基板と当該基板の一方の面に
エピタキシャル層とを有するウェハーの前記単結晶半導
体基板を異方性エッチングで圧力導入用の開口部を形成
した後、等方性エッチングによって前記エピタキシャル
層内部に、前記開口部のエピタキシャル層側開口端の面
積よりも前記エピタキシャル層に平行な断面積が大きい
空洞を形成することを特徴とする半導体圧力センサの製
造方法。
3. A single-crystal semiconductor substrate of a wafer having a single-crystal semiconductor substrate and an epitaxial layer on one surface of the substrate is anisotropically etched to form an opening for introducing pressure, and then isotropically etched. A method of manufacturing a semiconductor pressure sensor, wherein a cavity having a cross-sectional area parallel to the epitaxial layer larger than an area of an opening end of the opening on the epitaxial layer side is formed in the epitaxial layer.
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