JP2678903B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示装置等に用いられる半導体装置の
製造方法に関する。
〔従来の技術〕
従来の、アクティブマトリクス基板の一画素分の平面
図を第４図に示す。又、第４図に於いてABの破線で示す
部分の断面図を第３図に示す。第３図において、ガラ
ス、石英等の絶縁基板200上に、多結晶Siで形成された
ゲートライン201をプラズマ状態のCF4と、全体流量比の
０〜10％のO2を用いて形成する。ゲートライン201上に
層間絶縁膜202を形成した後、Al、ITO等のソースライン
203を配線形成する。
〔発明が解決しようとする問題点〕
しかし、従来のゲートラインの加工条件では該ゲート
ラインの断面形状は、第３図に示すような形状となり、
該ゲートラインと交差するソースライン203が断線する
ことがある。
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、基板上にシリコン
膜を形成し、前記シリコン膜上にレジスト膜を形成し、
プラズマ状態の４弗化炭素（CF4）と酸素（O2）の混合
ガスを用いて、前記シリコン膜のエッチングとともに前
記レジストをエッチングすることによりエッチングされ
た前記シリコン膜のテーパー角度を制御する半導体装置
の製造方法であって、
前記混合ガスの全体流量に対する前記酸素ガスの流量
比を50％を越えて、70％未満としたことを特徴とする。
〔実施例〕
以下、本発明について実施例に基づき詳細に説明す
る。
第１図は、本発明によるアクティブマトリクス基板の
断面図であり、第４図に示すアクティブマトリクス基板
一画素分の平面図、ABの破線で示す部分の断面図であ
る。第１図において100はガラス、石英等の絶縁基板、1
01は多結晶Siより形成されたゲートライン、102はSiO2
から成る層間絶縁膜、103はAl、ITOなどで形成されたソ
ースラインである。また、ゲートラインを構成する、多
結晶Siのテーパー角は30〜60゜である。
多結晶Siは減圧CVD法などで形成され、ホトエッチ法
によりパターニングされる。
多結晶Si、101のテーパー角度はプラズマエッチング
のガス組成によりコントロールすることができる。
通常の多結晶Siエッチングのプラズマガス組成はCF4
と０〜10％程度のO2であるが、CF4に対するO2の比率を
上げると、多結晶Siのエッチングとレジストのエッチン
グが同時に進行し、多結晶Siのテーパー角度が小さくな
る。テーパー角度を30〜60度に制御すると、層間絶縁膜
上に形成されるソースラインの断線が防止できる。
前記プラズマガス組成を、CF4とO2の混合ガスとし、
且つO2の比率を50〜70％とすれば、所望の多結晶Siのテ
ーパー角30〜60度が得られソースラインの断線を防止で
きる。
このときO2を全体流量比の50％以下でエッチングを行
なうと、テーパー角度が60度以上となり、ソースライン
断線が発生する。又、濃度70％以上のO2プラズマを用い
るとレジスト残膜率が０％となり、多結晶Siがエッチン
グされ加工精度の点で問題となる。
最後に、本実施例ではゲートラインを多結晶Siで説明
したが、本発明で言及しているゲートラインのテーパー
角度は、多結晶Si以外の材料、例えばAl、Ta等の金属材
料でも有効である。
〔発明の効果〕
本発明の効果は、ゲートラインに、30゜〜60゜のテー
パー形状を持たせることにより、ソースライン形成時に
おいて、断線を無くすことができ、その結果、歩留りを
向上することができる。The present invention relates to a method for manufacturing a semiconductor device used for a liquid crystal display device or the like. [Prior Art] A conventional plan view of one pixel of an active matrix substrate is shown in FIG. Further, FIG. 3 shows a sectional view of a portion indicated by a broken line AB in FIG. In FIG. 3, a gate line 201 formed of polycrystalline Si is formed on an insulating substrate 200 such as glass or quartz by using CF 4 in a plasma state and 0 to 10% of the total flow rate of O 2. . After forming the interlayer insulating film 202 on the gate line 201, the source line of Al, ITO, etc.
The wiring of 203 is formed. [Problems to be Solved by the Invention] However, under the processing conditions of the conventional gate line, the cross-sectional shape of the gate line becomes a shape as shown in FIG.
The source line 203 that intersects with the gate line may be disconnected. [Means for Solving Problems] A method for manufacturing a semiconductor device of the present invention comprises forming a silicon film on a substrate and forming a resist film on the silicon film,
Semiconductor for controlling the taper angle of the etched silicon film by etching the resist together with the etching of the silicon film using a mixed gas of carbon tetrafluoride (CF 4 ) and oxygen (O 2 ) in a plasma state A method for manufacturing an apparatus, characterized in that a flow rate ratio of the oxygen gas to the total flow rate of the mixed gas is set to more than 50% and less than 70%. EXAMPLES Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a sectional view of an active matrix substrate according to the present invention, which is a plan view of one pixel of the active matrix substrate shown in FIG. 4 and a sectional view of a portion indicated by a broken line AB. In FIG. 1, 100 is an insulating substrate such as glass or quartz, 1
01 is a gate line made of polycrystalline Si, 102 is SiO 2
And 103 is a source line made of Al, ITO or the like. Further, the taper angle of polycrystalline Si forming the gate line is 30 to 60 °. Polycrystalline Si is formed by a low pressure CVD method or the like and patterned by a photoetching method. The taper angle of polycrystalline Si, 101 can be controlled by the gas composition of plasma etching. The plasma gas composition for normal polycrystalline Si etching is CF 4
When is a O 2 of about 0-10%, increasing the ratio of O 2 with respect to CF 4, etching of the resist of the polycrystalline Si proceeds simultaneously, the taper angle of the polycrystalline Si is reduced. When the taper angle is controlled to 30 to 60 degrees, disconnection of the source line formed on the interlayer insulating film can be prevented. The plasma gas composition is a mixed gas of CF 4 and O 2 ,
Moreover, if the O 2 ratio is 50 to 70%, a desired taper angle of polycrystalline Si of 30 to 60 ° can be obtained, and the disconnection of the source line can be prevented. At this time, if the etching of O 2 is performed at 50% or less of the total flow rate, the taper angle becomes 60 degrees or more, and the source line disconnection occurs. Further, when O 2 plasma having a concentration of 70% or more is used, the resist residual film rate becomes 0%, and polycrystalline Si is etched, which causes a problem in processing accuracy. Finally, in this embodiment, the gate line is described with polycrystalline Si, but the taper angle of the gate line referred to in the present invention is also effective for materials other than polycrystalline Si, for example, metal materials such as Al and Ta. is there. [Effect of the Invention] The effect of the present invention is that the gate line has a taper shape of 30 ° to 60 °, so that disconnection can be eliminated at the time of forming the source line, and as a result, the yield is improved. You can
【図面の簡単な説明】
第１図は、本発明におけるゲートラインとソースライン
の直交部における断面図である。
第２図は、多結晶SiのプラズマエッチにおけるO2流量比
とテーパー角度、レジスト残膜率との関係を示すグラフ
である。
第３図は従来のゲートラインとソースライン直交部の断
面図である。
第４図はアクティブマトリクス基板の一画素分を示す平
面図である。
100、200……絶縁基板
101、201……ゲートライン
102、202……層間絶縁膜
103、203……ソースラインBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of an orthogonal portion of a gate line and a source line in the present invention. FIG. 2 is a graph showing the relationship between the O 2 flow rate ratio, the taper angle, and the resist residual film rate in plasma etching of polycrystalline Si. FIG. 3 is a sectional view of a conventional gate line and source line orthogonal portion. FIG. 4 is a plan view showing one pixel of the active matrix substrate. 100, 200 ... Insulating substrate 101, 201 ... Gate line 102, 202 ... Interlayer insulating film 103, 203 ... Source line
Claims (1)
レジスト膜を形成し、プラズマ状態の４弗化炭素（C
F4）と酸素（O2）の混合ガスを用いて、前記シリコン膜
のエッチングとともに前記レジストをエッチングするこ
とによりエッチングされた前記シリコン膜のテーパー角
度を制御する半導体装置の製造方法であって、 前記混合ガスの全体流量に対する前記酸素ガスの流量比
を50％を越えて、70％未満としたことを特徴とする半導
体装置の製造方法。(57) [Claims] A silicon film is formed on a substrate, a resist film is formed on the silicon film, and carbon tetrafluoride (C
A method for manufacturing a semiconductor device, wherein a taper angle of the etched silicon film is controlled by etching the resist together with the etching of the silicon film by using a mixed gas of F 4 ) and oxygen (O 2 ), A method of manufacturing a semiconductor device, wherein a flow rate ratio of the oxygen gas to the total flow rate of the mixed gas is set to more than 50% and less than 70%.
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|---|---|---|---|
| JP62258850A JP2678903B2 (en) | 1987-10-14 | 1987-10-14 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP62258850A JP2678903B2 (en) | 1987-10-14 | 1987-10-14 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100924A JPH01100924A (en) | 1989-04-19 |
| JP2678903B2 true JP2678903B2 (en) | 1997-11-19 |
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ID=17325903
Family Applications (1)
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| JP62258850A Expired - Fee Related JP2678903B2 (en) | 1987-10-14 | 1987-10-14 | Method for manufacturing semiconductor device |
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Families Citing this family (4)
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Family Cites Families (2)
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|---|---|---|---|---|
| JPS5347277A (en) * | 1976-10-13 | 1978-04-27 | Toshiba Corp | Etching method |
| JPS57170535A (en) * | 1981-04-15 | 1982-10-20 | Toshiba Corp | Etching method for thin silicon film |
-
1987
- 1987-10-14 JP JP62258850A patent/JP2678903B2/en not_active Expired - Fee Related
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|---|---|
| JPH01100924A (en) | 1989-04-19 |
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