JP2966142B2 - Amorphous silicon thin film transistor array - Google Patents
Amorphous silicon thin film transistor arrayInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、アモルファスシリコン
薄膜トランジスタアレイに関し、例えば、アクティブマ
トリクス形液晶ディスプレイに用いられるアモルファス
シリコン薄膜トランジスタアレイに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amorphous silicon thin film transistor array, and more particularly, to an amorphous silicon thin film transistor array used for an active matrix type liquid crystal display.
【０００２】[0002]
【従来の技術】アモルファスシリコン（ａ−Ｓｉ）半導
体を用いたアモルファスシリコン薄膜トランジスタ（以
下、ａ−ＳｉＴＦＴという）は、高いスイッチング比を
有し、しかも低温プロセスによって大面積のガラス基板
上に形成できる等の優れた特徴を備えている。そのた
め、このａ−ＳｉＴＦＴをアレイ状に設けたａ−ＳｉＴ
ＦＴアレイは、液晶ディスプレイ及びイメージセンサ等
の駆動素子として利用されると共に、特に微細な画素を
有しかつ大面積が要望されるアクティブマトリクス形の
液晶ディスプレイに適したトランジスタアレイとして期
待されている。2. Description of the Related Art Amorphous silicon thin film transistors (hereinafter a-Si TFTs) using an amorphous silicon (a-Si) semiconductor have a high switching ratio and can be formed on a large-area glass substrate by a low-temperature process. It has excellent features. Therefore, an a-SiT in which the a-Si TFTs are provided in an array
The FT array is used as a driving element of a liquid crystal display, an image sensor, and the like, and is expected to be a transistor array suitable for an active matrix type liquid crystal display particularly having fine pixels and requiring a large area.
【０００３】以下、ａ−ＳｉＴＦＴの構成を図を用いて
説明する。図４は、ａ−ＳｉＴＦＴの構造例を示す断面
図である。このａ−ＳｉＴＦＴは、ガラス等の絶縁性基
板１上に形成された膜厚１００〜２００ｎｍ程度のゲー
ト電極２を有している。ゲート電極２は、スパッタリン
グ法によりタンタル（Ｔａ）を被着した後、ホトリソ・
エッチング技術によりパターニングを施して形成された
ものである。前記ホトリソ・エッチングには、四フッ化
炭素（ＣＦ4 ）と酸素（Ｏ2 ）を用いたプラズマエッチ
ング法等が用いられる。Hereinafter, the configuration of an a-Si TFT will be described with reference to the drawings. FIG. 4 is a cross-sectional view illustrating a structural example of the a-Si TFT. The a-Si TFT has a gate electrode 2 having a thickness of about 100 to 200 nm formed on an insulating substrate 1 such as glass. After depositing tantalum (Ta) by sputtering, the gate electrode 2 is
It is formed by patterning by an etching technique. For the photolitho etching, a plasma etching method using carbon tetrafluoride (CF 4 ) and oxygen (O 2 ) is used.
【０００４】次に、前記ホトリソ・エッチングによっ
て、レジストパターンを除去した後、ゲート電極２上の
周囲には、前記Ｔａが酸化されてなる五酸化タンタル
（Ｔａ2 Ｏ5 ）の第１ゲート絶縁膜３が、膜厚２００〜
３００ｎｍ程度で形成される。第１ゲート絶縁膜３上の
周囲には、膜厚が２００ｎｍを越え３００ｎｍ程度以下
のシリコン窒化膜（ＳｉＮX 膜）からなる第２ゲート絶
縁膜４が、グロー放電法によって形成される。この第２
ゲート絶縁膜４上には、膜厚２０〜２００ｎｍ程度のａ
−Ｓｉからなる活性層５が被着形成され、活性層５上に
はｎ+ −ａ−Ｓｉからなるオーミック層１０が被着形成
され、オーミック層１０上にはアルミニウムが被着形成
される。その後、形成されるべきソース電極及びドレイ
ン電極の形状にホトリソ・エッチングを行いソース電極
６及びドレイン電極７を形成する。After removing the resist pattern by the photolithographic etching, a first gate insulating film of tantalum pentoxide (Ta 2 O 5 ) formed by oxidizing the Ta is formed on the periphery of the gate electrode 2. 3, the film thickness is 200 to
It is formed with a thickness of about 300 nm. Around the first gate insulating film 3, a second gate insulating film 4 made of a silicon nitride film (SiN x film) having a thickness of more than 200 nm and about 300 nm or less is formed by a glow discharge method. This second
On the gate insulating film 4, a film having a thickness of about 20 to 200 nm is formed.
An active layer 5 made of -Si is deposited, an ohmic layer 10 made of n + -a-Si is deposited on the active layer 5, and aluminum is deposited on the ohmic layer 10. Thereafter, photolithography etching is performed on the shapes of the source electrode and the drain electrode to be formed, thereby forming the source electrode 6 and the drain electrode 7.
【０００５】次に、ａ−ＳｉＴＦＴ素子をマトリクス状
のパターンに素子分離するために、レジストパターンを
形成し、ａ−ＳｉＴＦＴ素子を構成しない部分のオーミ
ック層１０と活性層５をエッチングにより除去する。次
に、ソース電極６とドレイン電極７間のチャンネルを形
成する部分のオーミック層１０をエッチングにより除去
する。さらに、前記ソース電極６及びドレイン電極７を
含む素子表面をＳｉＮX の保護膜８で被覆することによ
って、所定の逆スタガー構造を有するａ−ＳｉＴＦＴを
構成する。さらに、前記ソース電極６上の保護膜８にコ
ンタクト穴１１をあけ、画素電極９を形成することによ
って、ソース電極６と画素電極９が接続された構成とす
る。Next, in order to separate the a-Si TFT element into a matrix pattern, a resist pattern is formed, and the ohmic layer 10 and the active layer 5 which do not constitute the a-Si TFT element are removed by etching. Next, the portion of the ohmic layer 10 where a channel between the source electrode 6 and the drain electrode 7 is formed is removed by etching. Further, by covering the element surface including the source electrode 6 and the drain electrode 7 with a protective film 8 of SiN x , an a-Si TFT having a predetermined inverted stagger structure is formed. Further, by forming a contact hole 11 in the protective film 8 on the source electrode 6 and forming a pixel electrode 9, the source electrode 6 and the pixel electrode 9 are connected.
【０００６】図２は従来のａ−ＳｉＴＦＴアレイ周辺部
分の平面図であり、図３は従来のａ−ＳｉＴＦＴアレイ
中央部分の平面図である。FIG. 2 is a plan view of a conventional a-Si TFT array peripheral portion, and FIG. 3 is a plan view of a conventional a-Si TFT array central portion.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、ゲート
電極２、第２ゲート絶縁膜４、活性層５、ソース電極
６、ドレイン電極７、オーミック層１０、コンタクト穴
１１、画素電極９のパターニングを行う際、ａ−ＳｉＴ
ＦＴアレイ中央部では同一形状のａ−ＳｉＴＦＴが規則
正しく配置されているため、被エッチング膜は配置、面
積比が一定となるが、ａ−ＳｉＴＦＴアレイ周辺部では
ａ−ＳｉＴＦＴや配線が混在し、被エッチング膜の配
置、面積比が部分により異なる。However, when patterning the gate electrode 2, the second gate insulating film 4, the active layer 5, the source electrode 6, the drain electrode 7, the ohmic layer 10, the contact hole 11, and the pixel electrode 9, , A-SiT
Since the a-Si TFTs of the same shape are regularly arranged at the center of the FT array, the arrangement and area ratio of the film to be etched are constant. The arrangement and area ratio of the etching film differ depending on the part.
【０００８】このことにより、ａ−ＳｉＴＦＴアレイ中
央部とａ−ＳｉＴＦＴアレイ周辺部との間で、またａ−
ＳｉＴＦＴアレイ周辺部間でエッチング速度の違いが生
じ、ある部分にエッチング時間を合わせてエッチングを
行うと、他の部分においてエッチング不足、またはエッ
チング過剰となる。特に、ソース電極６とドレイン電極
７間のオーミック層１０を除去する際には、エッチング
過剰でも、エッチング不足でもトランジスタ特性を大き
く劣化させるため、画面全体で均一にエッチングを行う
ことが必要である。As a result, the distance between the center of the a-Si TFT array and the periphery of the a-Si TFT array,
A difference in etching rate occurs between the peripheral portions of the SiTFT array, and when etching is performed in a certain portion with the same etching time, insufficient etching or excessive etching occurs in another portion. In particular, when the ohmic layer 10 between the source electrode 6 and the drain electrode 7 is removed, even if the etching is excessive or insufficient, the transistor characteristics are greatly deteriorated. Therefore, it is necessary to perform uniform etching over the entire screen.
【０００９】以上のように、エッチング速度が画面中央
部と、画面周辺部で異なることにより、トランジスタの
特性がａ−ＳｉＴＦＴアレイ中央部とａ−ＳｉＴＦＴア
レイ周辺部で異なる。このことによりディスプレイの表
示ムラが生じるという問題点があった。これらの問題点
は、電子機器、特に、アクティブマトリクス形の液晶デ
ィスプレイに応用するに際し、表示品質低下の原因とな
っていた。As described above, since the etching rate is different between the central part of the screen and the peripheral part of the screen, the characteristics of the transistor are different between the central part of the a-SiTFT array and the peripheral part of the a-SiTFT array. As a result, there is a problem that display unevenness of the display occurs. These problems have caused a reduction in display quality when applied to electronic devices, particularly to active matrix type liquid crystal displays.
【００１０】そこで、本発明は、前記従来技術が持って
いたａ−ＳｉＴＦＴアレイ中央部とａ−ＳｉＴＦＴアレ
イ周辺部との間で、また、ａ−ＳｉＴＦＴアレイ周辺部
間で生じるエッチング速度の差を低減することにより、
トランジスタ特性の差を低減し、表示品質の高いａ−Ｓ
ｉＴＦＴアレイを提供することを目的とする。Accordingly, the present invention provides a method for reducing the difference in etching rate between the central portion of the a-Si TFT array and the peripheral portion of the a-Si TFT array, and between the peripheral portions of the a-Si TFT array, which are provided in the prior art. By reducing
A-S with high display quality by reducing the difference in transistor characteristics
An object is to provide an iTFT array.
【００１１】[0011]
【課題を解決するための手段】前記した問題点を解決す
るために、本発明は、基板上に形成されたａ−ＳｉＴＦ
Ｔアレイにおいて、画面用ａ−ＳｉＴＦＴアレイの周辺
部の外側、即ち、外周部に、ダミーのａ−ＳｉＴＦＴア
レイを形成したことを特徴とするａ−ＳｉＴＦＴアレイ
とするものである。In order to solve the above problems, the present invention provides an a-SiTF formed on a substrate.
In the T-array, a dummy a-Si TFT array is formed outside the peripheral portion of the screen a-Si TFT array, that is, on the outer peripheral portion.
【００１２】[0012]
【作用】本発明は上記問題点を解決するために、画面用
ａ−ＳｉＴＦＴアレイの外周部に、画面用ａ−ＳｉＴＦ
Ｔアレイと同一形状のダミーａ−ＳｉＴＦＴアレイを形
成することにより、画面用ａ−ＳｉＴＦＴアレイ中央部
とａ−ＳｉＴＦＴアレイ周辺部との間のエッチング速度
の差を低減し均一にする。このことにより、ａ−ＳｉＴ
ＦＴアレイ周辺部においてもａ−ＳｉＴＦＴアレイ中央
部と同様に、被エッチング膜の形状、面積比を一定にす
ることが可能となる。このため、画面用ａ−ＳｉＴＦＴ
アレイ中央部とａ−ＳｉＴＦＴアレイ周辺部でＴＦＴ特
性が均一で、表示品質の高いａ−ＳｉＴＦＴアレイとす
ることができる。According to the present invention, a screen a-Si TFT is provided on the outer periphery of a screen a-Si TFT array in order to solve the above problems.
By forming a dummy a-Si TFT array having the same shape as the T array, the difference in etching rate between the central part of the screen a-Si TFT array and the peripheral part of the a-Si TFT array is reduced and made uniform. As a result, a-SiT
In the peripheral portion of the FT array, as in the central portion of the a-Si TFT array, the shape and area ratio of the film to be etched can be made constant. Therefore, a-Si TFT for screen
An a-Si TFT array having high display quality with uniform TFT characteristics at the center of the array and the periphery of the a-Si TFT array can be obtained.
【００１３】本発明によれば、以上のようにａ−ＳｉＴ
ＦＴアレイの特性がａ−ＳｉＴＦＴアレイ中央部とａ−
ＳｉＴＦＴアレイ周辺部で均一に働くので、液晶ディス
プレイにおける画面内均一性、輝度等、表示機能が向上
する。According to the present invention, as described above, a-SiT
The characteristics of the FT array are a-Si TFT array center and a-Si TFT array.
Since it works uniformly around the periphery of the SiTFT array, display functions such as uniformity in a screen and luminance of a liquid crystal display are improved.
【００１４】[0014]
【実施例１】図１は本発明の実施例を示すａ−ＳｉＴＦ
Ｔアレイ周辺部及び外周部の平面図である。このａ−Ｓ
ｉＴＦＴアレイは、例えば、アクティブマトリクス形の
液晶ディスプレイに用いられるものである。Embodiment 1 FIG. 1 shows an embodiment of the present invention.
It is a top view of a T array peripheral part and an outer peripheral part. This a-S
The iTFT array is used, for example, for an active matrix type liquid crystal display.
【００１５】図１に示すように、斜線部分が画面用のａ
−ＳｉＴＦＴアレイであり、画面用ａ−ＳｉＴＦＴアレ
イの外周に画面用ａ−ＳｉＴＦＴアレイと同一形状のダ
ミーのａ−ＳｉＴＦＴアレイを形成する。このようにダ
ミーのａ−ＳｉＴＦＴアレイを形成することにより、画
面周辺部のａ−ＳｉＴＦＴにおいても、画面内部のａ−
ＳｉＴＦＴと同様にその外周にａ−ＳｉＴＦＴが存在す
るため、エッチング速度が画面内部のａ−ＳｉＴＦＴと
ほぼ同一となる。このため、エッチングによるＴＦＴ特
性が、画面中央部と画面周辺部でほぼ均一となる。As shown in FIG. 1, a hatched portion is a screen a.
A dummy a-SiTFT array having the same shape as the screen a-SiTFT array is formed around the screen a-SiTFT array. By forming a dummy a-SiTFT array in this manner, a-SiTFTs in the peripheral portion of the screen also have a
Since the a-SiTFT exists on the outer periphery of the SiTFT as in the case of the SiTFT, the etching rate is almost the same as that of the a-SiTFT inside the screen. For this reason, the TFT characteristics due to the etching become substantially uniform in the central portion of the screen and the peripheral portion of the screen.
【００１６】図４中の曲線（ａ）に本発明を実施した場
合の画面周辺部のＴＦＴ特性、図４中の曲線（ｂ）に画
面中央部のＴＦＴ特性を示す。図４からは、画面周辺部
のＴＦＴ特性と画面中央部のＴＦＴ特性は、ほぼ同じで
あることが分かる。これに対して、図５に従来の画面用
ａ−ＳｉＴＦＴアレイの特性を掲げた。図５中の曲線
（ａ）は従来の画面周辺部のＴＦＴ特性、図５中の曲線
（ｂ）に画面中央部のＴＦＴ特性を示す。図５からは、
画面周辺部のＴＦＴ特性と画面中央部のＴＦＴ特性は、
大きく異なることが分かる。A curve (a) in FIG. 4 shows the TFT characteristics at the periphery of the screen when the present invention is implemented, and a curve (b) in FIG. 4 shows the TFT characteristics at the center of the screen. FIG. 4 shows that the TFT characteristics at the peripheral portion of the screen and the TFT characteristics at the central portion of the screen are substantially the same. On the other hand, FIG. 5 shows the characteristics of the conventional screen a-Si TFT array. Curve (a) in FIG. 5 shows the TFT characteristics at the peripheral portion of the conventional screen, and curve (b) in FIG. 5 shows the TFT characteristics at the central portion of the screen. From FIG.
The TFT characteristics at the periphery of the screen and the TFT characteristics at the center of the screen are:
It turns out that it is very different.
【００１７】以上のように、本実施例では、画面用ａ−
ＳｉＴＦＴアレイの外周部にダミー用ａ−ＳｉＴＦＴア
レイを設置することにより、画面中央部と画面周辺部の
エッチング速度を均一にし、そのことにより画面中央部
と画面周辺部のＴＦＴ特性を均一にすることができる。
したがって、液晶ディスプレイにおける画面中央部と画
面周辺部の表示ムラを著しく改善し、表示機能を向上す
ることができる。As described above, in this embodiment, the screen a-
By installing a dummy a-SiTFT array on the outer periphery of the SiTFT array, the etching rate in the center of the screen and the periphery of the screen is made uniform, thereby making the TFT characteristics in the center of the screen and the periphery of the screen uniform. Can be.
Therefore, it is possible to remarkably reduce display unevenness in the liquid crystal display at the central portion and the peripheral portion of the screen, thereby improving the display function.
【００１８】なお、本発明は前記の実施例に限定され
ず、種々の変形が可能である。例えば、図１のａ−Ｓｉ
ＴＦＴアレイは、アクティブマトリクス形の液晶ディス
プレイのみならず、イメージセンサ等の他の電子機器に
おける駆動回路や論理回路等にも適用可能である。ま
た、その用途に応じて図１の構造及び製造方法等を変更
することもできる。Note that the present invention is not limited to the above-described embodiment, and various modifications are possible. For example, a-Si of FIG.
The TFT array can be applied not only to an active matrix type liquid crystal display but also to a drive circuit and a logic circuit in other electronic devices such as an image sensor. Further, the structure, the manufacturing method, and the like in FIG. 1 can be changed according to the application.
【００１９】[0019]
【発明の効果】以上詳細に説明したように、本発明によ
れば、画面用ａ−ＳｉＴＦＴアレイの外周に、ダミー用
ａ−ＳｉＴＦＴアレイを形成することにより、ａ−Ｓｉ
ＴＦＴアレイの製造工程において、画面中央部と画面周
辺部のエッチング速度を均一とし、そのことにより画面
中央部と画面周辺部のＴＦＴ特性を均一とすることがで
きる。これによりアモルファスシリコン薄膜トランジス
タアレイを用いたアクティブマトリクス液晶ディスプレ
イの画面内の均一性に優れた表示性能を得ることができ
る。As described above in detail, according to the present invention, by forming a dummy a-Si TFT array on the outer periphery of a screen a-Si TFT array,
In the manufacturing process of the TFT array, the etching rate in the central portion of the screen and the peripheral portion of the screen is made uniform, whereby the TFT characteristics in the central portion of the screen and the peripheral portion of the screen can be made uniform. As a result, it is possible to obtain display performance with excellent uniformity within the screen of an active matrix liquid crystal display using an amorphous silicon thin film transistor array.
【図１】本発明の実施例のａ−ＳｉＴＦＴアレイ周辺部
及び外周部の平面図を示す。FIG. 1 is a plan view showing a peripheral portion and an outer peripheral portion of an a-Si TFT array according to an embodiment of the present invention.
【図２】従来のａ−ＳｉＴＦＴアレイ周辺部分の平面図
を示す。FIG. 2 shows a plan view of a peripheral portion of a conventional a-Si TFT array.
【図３】従来のａ−ＳｉＴＦＴアレイ中央部分の平面図
を示す。FIG. 3 is a plan view of a central portion of a conventional a-Si TFT array.
【図４】ａ−ＳｉＴＦＴの構造例を示す断面図である。FIG. 4 is a cross-sectional view illustrating a structural example of an a-Si TFT.
【図５】従来の画面用ａ−ＳｉＴＦＴアレイの特性を示
す。FIG. 5 shows characteristics of a conventional screen a-Si TFT array.
【図６】本発明の画面用ａ−ＳｉＴＦＴアレイの特性を
示す。FIG. 6 shows characteristics of the screen a-Si TFT array of the present invention.
１ 絶縁性基板 ２ ゲート電極 ３ 第１ゲート絶縁膜 ４ 第２ゲート絶縁膜 ５ 活性層 ６ ソース電極 ７ ドレイン電極 ８ ＳｉＮX の保護膜 ９ 画素電極 １０ オーミック層 １１ コンタクト穴DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Gate electrode 3 First gate insulating film 4 Second gate insulating film 5 Active layer 6 Source electrode 7 Drain electrode 8 Protective film of SiN X 9 Pixel electrode 10 Ohmic layer 11 Contact hole
フロントページの続き (72)発明者 野本 勉 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平２−58028（ＪＰ，Ａ) 特開 昭61−88220（ＪＰ，Ａ) 特開 平４−348041（ＪＰ，Ａ) 特開 平２−267527（ＪＰ，Ａ) 特開 昭62−214670（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 H01L 21/336 H01L 27/12 H01L 29/786 Continuation of front page (72) Inventor Tsutomu Nomoto 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (56) References JP-A-2-58028 (JP, A) JP-A-61- 88220 (JP, A) JP-A-4-348041 (JP, A) JP-A-2-267527 (JP, A) JP-A-62-214670 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G02F 1/136 500 H01L 21/336 H01L 27/12 H01L 29/786
Claims (1)
ン薄膜トランジスタアレイにおいて、画面用アモルファ
スシリコン薄膜トランジスタアレイの外周部に、ダミー
のアモルファスシリコン薄膜トランジスタアレイを形成
したことを特徴とするアモルファスシリコン薄膜トラン
ジスタアレイ。1. An amorphous silicon thin film transistor array formed on a substrate, wherein a dummy amorphous silicon thin film transistor array is formed on an outer peripheral portion of the screen amorphous silicon thin film transistor array.
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| Publication Number | Publication Date |
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| JP5236370B2 (en) * | 2008-07-10 | 2013-07-17 | 三菱電機株式会社 | Manufacturing method of TFT substrate and TFT substrate |
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1991
- 1991-06-12 JP JP14047091A patent/JP2966142B2/en not_active Expired - Fee Related
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