JP2674958B2 - Differential amplifier circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は差動増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier circuit.
【０００２】[0002]
【従来の技術】従来の差動増幅回路において、入力オフ
セット電圧補正回路を含む差動増幅回路としては、図３
に示されるように、入力端子２１、２２、出力端子２
３、電源端子２４および接地端子２５に対応して、ＮＰ
Ｎトランジスタ１１、１２および定電流源１５を含む差
動増幅器と、カレントミラー回路を形成するＰＮＰトラ
ンジスタ１３、１４および定電流源１７と、補正回路を
形成するＮＰＮトランジスタ１９および定電流源２０
と、出力回路を形成するＮＰＮトランジスタ１６および
定電流源１８とを備えて構成される。2. Description of the Related Art In a conventional differential amplifier circuit, a differential amplifier circuit including an input offset voltage correction circuit is shown in FIG.
As shown in, input terminals 21 and 22, output terminal 2
3, NP corresponding to the power supply terminal 24 and the ground terminal 25
A differential amplifier including N transistors 11 and 12 and a constant current source 15, PNP transistors 13 and 14 and a constant current source 17 forming a current mirror circuit, and an NPN transistor 19 and a constant current source 20 forming a correction circuit.
And an NPN transistor 16 and a constant current source 18 forming an output circuit.
【０００３】図３において、入力オフセット電圧補正回
路として機能するＮＰＮトランジスタ１９および定電流
源２０と、出力回路として機能するけるＮＰＮトランジ
スタ１６および定電流源１８の回路構成は、例えば、特
開昭６３−２１５２０４号公報の「集積回路の直流オフ
セット電圧補正回路」において提案されている回路例に
相応している。この場合に、補正回路として機能するＮ
ＰＮトランジスタ１９および定電流源２０に流れる補正
電流は、定電流源２０の電流値により略々規制されてい
る。一般に、当該差動増幅回路における、入力オフセッ
ト電圧の発生要因は、差動増幅器を形成するＮＰＮトラ
ンジスタ１１および１２におけるコレクタ電流値の差異
に起因しており、これに対処して、上記の公開特許公報
における提案を含めて、従来は、ＮＰＮトランジスタ１
２のコレクタ電流に対しては、この入力オフセット電圧
を低減するために、カレントミラー回路を構成するＰＮ
Ｐトランジスタ１３および１４による引込みベース電流
の値を、補正回路を形成する定電流源２０の電流値とＮ
ＰＮトランジスタ１９のｈFE特性による吐き出しベース
電流の値と等しくなるように設定している。これによ
り、前記ＰＮＰトランジスタ１３および１４による引込
みベース電流と、前記定電流源２０の電流値とＮＰＮト
ランジスタ１９のｈFE特性による吐き出しベース電流と
が相殺される形で、入力オフセット電圧を低減する回路
が実現されている。In FIG. 3, the circuit configuration of the NPN transistor 19 and the constant current source 20 functioning as an input offset voltage correction circuit, and the NPN transistor 16 and the constant current source 18 functioning as an output circuit is described in, for example, Japanese Patent Laid-Open No. 63-63. It corresponds to the circuit example proposed in "DC offset voltage correction circuit for integrated circuit" of Japanese Patent Laid-Open No. 215204. In this case, N that functions as a correction circuit
The correction current flowing through the PN transistor 19 and the constant current source 20 is substantially regulated by the current value of the constant current source 20. Generally, the cause of the input offset voltage in the differential amplifier circuit is due to the difference in collector current value between the NPN transistors 11 and 12 forming the differential amplifier. Conventionally, including the proposal in the publication, the NPN transistor 1
For the collector current of 2, in order to reduce this input offset voltage, a PN that constitutes a current mirror circuit is formed.
The value of the base current drawn by the P-transistors 13 and 14 is set to the value of N of the constant current source 20 forming the correction circuit.
It is set to be equal to the value of the discharge base current due to the h FE characteristic of the PN transistor 19. Thus, the circuit for reducing the input offset voltage in such a manner that the drawn base current by the PNP transistors 13 and 14 and the current value of the constant current source 20 and the discharged base current due to the h FE characteristic of the NPN transistor 19 cancel each other out. Has been realized.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の差動増
幅回路における入力オフセット電圧補正回路において
は、当該差動増幅回路のアクティブ負荷が、ＰＮＰトラ
ンジスタを含むカレントミラー回路により構成されてお
り、差動対のＮＰＮトランジスタのコレクタ電流を補正
する手段として、当該カレントミラー回路の引き込みベ
ース電流と等しい電流値の吐き出しベース電流を流す補
正回路として、ＮＰＮトランジスタが構成されている。
このように、引き込みベース電流と吐き出しベース電流
との相殺作用により、入力オフセット電圧の補正が行わ
れている。In the input offset voltage correction circuit in the conventional differential amplifier circuit described above, the active load of the differential amplifier circuit is constituted by the current mirror circuit including the PNP transistor, and An NPN transistor is configured as a correction circuit for flowing a discharge base current having a current value equal to the pull-in base current of the current mirror circuit as means for correcting the collector current of the NPN transistor of the active pair.
In this way, the input offset voltage is corrected by the canceling action of the drawing base current and the discharging base current.
【０００５】しかしながら、カレントミラー回路を構成
するＰＮＰトランジスタと、補正回路を構成するＮＰＮ
トランジスタとほ、当該回路を構成するＮＰＮトランジ
スタおよびＰＮＰトランジスタのｈFE、ＶBEおよびアー
リー電圧等を含む半導体集積回路の基礎的特性について
は、相対的にバラツキがあり、両者間の整合性を取るこ
とは困難である。また、補正回路に含まれる定電流源に
ついても、その電流値等には、それぞれにバラツキが存
在している。従って、上記の引き込みベース電流と吐き
出しベース電流の電流値を常時等しい値に設定すること
は現実問題として不可能であり、その相殺効果に期待す
ることには無理がある。即ち、従来の入力オフセット電
圧補正回路を含む差動増幅回路においては、当該入力オ
フセット電圧の補正が、必らずしも適正に行われないと
いう欠点がある。However, the PNP transistor forming the current mirror circuit and the NPN forming the correction circuit.
The basic characteristics of the transistor and the semiconductor integrated circuit including the h FE , V BE and early voltage of the NPN transistor and the PNP transistor that form the circuit are relatively variable, and the consistency between them is ensured. Is difficult. Further, the constant current sources included in the correction circuit also have variations in their current values and the like. Therefore, it is impossible in practice to set the current values of the pull-in base current and the discharge base current to the same value at all times, and it is impossible to expect the offsetting effect. That is, in the conventional differential amplifier circuit including the input offset voltage correction circuit, there is a disadvantage that the input offset voltage is not corrected properly.
【０００６】また、従来の補正回路においては、補正回
路における吐き出し電流値を適正値に保持するために、
必須構成要素として定電流源が組み込まれているが、こ
れにより、当該補正回路を構成する回路構成が肥大化す
るという欠点がある。Further, in the conventional correction circuit, in order to maintain the discharge current value in the correction circuit at an appropriate value,
A constant current source is incorporated as an indispensable component, but this has the drawback of enlarging the circuit configuration of the correction circuit.
【０００７】[0007]
【課題を解決するための手段】第１の発明の差動増幅回
路は、ベースが、それぞれ第１および第２の入力端子に
接続され、エミッタが共通接続されて所定の定電流源を
介して第１の電源に接続される第１および第２の第１種
電極のトランジスタと、コレクタとベースが共に前記第
１の第１種電極のトランジスタのコレクタに共通接続さ
れ、エミッタが第２の電源に接続される第１の第２種電
極のトランジスタと、コレクタが前記第２の第１種電極
のトランジスタのコレクタに接続され、ベースが前記第
１の第２種電極のトランジスタのコレクタとベースに接
続されて、エミッタが前記第２の電源に接続される第２
の第２種電極のトランジスタと、コレクタが出力端子に
接続され、ベースが前記第２の第１種電極のトランジス
タのコレクタと前記第２の第２種電極のトランジスタの
コレクタとの接続点に接続されて、エミッタが前記第２
の電源に接続される第３の第２種電極のトランジスタ
と、コレクタが前記第１の電源に接続され、ベースが前
記第２の第２種電極のトランジスタのベースに接続され
て、エミッタが前記第２の電源に接続される第４の第２
種電極のトランジスタと、を備えて構成されることを特
徴としている。In the differential amplifier circuit of the first invention, the bases are connected to the first and second input terminals, respectively, and the emitters are commonly connected to each other through a predetermined constant current source. Transistors of first and second first type electrodes connected to a first power source, a collector and a base are commonly connected to the collectors of the transistors of the first first type electrode, and an emitter is a second power source. And a collector connected to the collector of the transistor of the second first kind electrode, and a base connected to the collector and base of the transistor of the first second kind electrode. A second source connected to the second power source
A second type electrode transistor and a collector are connected to an output terminal, and a base is connected to a connection point between a collector of the second first type electrode transistor and a collector of the second second type electrode transistor. And the emitter is the second
A second type electrode transistor connected to the power source, a collector connected to the first power source, a base connected to the base of the second second type electrode transistor, and an emitter connected to the second type electrode transistor. A fourth second connected to the second power source
And a seed electrode transistor.
【０００８】また、第２の発明の差動増幅回路は、ベー
スが入力端子に接続され、コレクタが第２の電源に接続
される第１の第１種電極のトランジスタと、ベースとコ
レクタが共に前記第２の電源に接続される第２の第１種
電極のトランジスタと、エミッタが共通接続されて所定
の定電流源を介して第１の電源に接続され、ベースが、
それぞれ前記第１および第２の第１種電極のトランジス
タのエミッタに接続される第３および第４の第１種電極
のトランジスタと、コレクタとベースが共に前記第３の
第１種電極のトランジスタのコレクタに共通接続され、
エミッタが第２の電源に接続される第１の第２種電極の
トランジスタと、コレクタが前記第４の第１種電極のト
ランジスタのコレクタに接続され、ベースが前記第１の
第２種電極のトランジスタのコレクタとベースに接続さ
れて、エミッタが前記第２の電源に接続される第２の第
２種電極のトランジスタと、コレクタが出力端子に接続
され、ベースが前記第４の第１種電極のトランジスタの
コレクタと前記第２の第２種電極のトランジスタのコレ
クタとの接続点に接続されて、エミッタが前記第２の電
源に接続される第３の第２種電極のトランジスタと、コ
レクタが前記第１の電源に接続され、ベースが前記第２
の第２種電極のトランジスタのベースに接続されて、エ
ミッタが前記第２の電源に接続される第４の第２種電極
のトランジスタと、を備えて構成されることを特徴とし
ている。Further, in the differential amplifier circuit of the second invention, both the base and the collector are connected to the input terminal and the collector is connected to the second power source. The transistor of the second first type electrode connected to the second power source and the emitter are connected in common and connected to the first power source through a predetermined constant current source, and the base is
A transistor of the third and fourth first type electrodes connected to the emitters of the transistors of the first and second first type electrodes, and a transistor of the third type 1 electrode whose collector and base are both Commonly connected to the collector,
A transistor having a first type 2 electrode whose emitter is connected to a second power source, a collector is connected to the collector of the transistor having the type 4 fourth electrode, and a base is connected to the type 2 electrode of the first type. A transistor of a second electrode of the second type connected to the collector and the base of the transistor, the emitter of which is connected to the second power source; and the collector of which is connected to the output terminal and the base of which is the fourth electrode of the first type. And a collector of a transistor of the second type 2 electrode and a collector of the transistor of the second type 2 electrode, and a collector of the third type 2 electrode whose emitter is connected to the second power source. The base is connected to the first power supply and the base is connected to the second power supply.
And a fourth transistor of the second type electrode, the emitter of which is connected to the base of the transistor of the second type electrode, the emitter of which is connected to the second power supply.
【０００９】なお、前記第１の発明において、前記第３
の第２種電極のトランジスタのエミッタ面積比と、前記
第４の第２種電極のトランジスタのエミッタ面積比との
比率は、少なくとも所定の値に設定するようにしてもよ
く、また前記第２の発明においても、前記第３の第２種
電極のトランジスタのエミッタ面積比と、前記第４の第
２種電極のトランジスタのエミッタ面積比との比率は、
少なくとも所定の値に設定するようにしてもよい。In the first invention, the third invention
The ratio of the emitter area ratio of the transistor of the second type electrode to the emitter area ratio of the transistor of the fourth second type electrode may be set to at least a predetermined value. Also in the invention, the ratio of the emitter area ratio of the transistor of the third type 2 electrode to the emitter area ratio of the transistor of the fourth type 2 electrode is
It may be set to at least a predetermined value.
【００１０】[0010]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００１１】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、入力端子
２１、２２、出力端子２３、電源端子２４および接地端
子２５に対応して、ＰＮＰトランジスタ１、２および定
電流源９を含む差動増幅器と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を形
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６とを備えて構成される。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. As shown in FIG. 1, this embodiment is a differential amplifier including PNP transistors 1 and 2 and a constant current source 9 corresponding to the input terminals 21 and 22, the output terminal 23, the power supply terminal 24 and the ground terminal 25. , NPN transistors 3 and 4 forming a current mirror circuit, NPN transistor 5 forming a correction circuit, and N forming an output circuit.
And a PN transistor 6.
【００１２】図１において、補正回路を形成するＮＰＮ
トランジスタ５のエミッタ面積比は、出力回路を形成す
るＮＰＮトランジスタ６のエミッタ面積比と等しい値に
設定される。一般に、ＡE （エミッタ面積）とＩb （ベ
ース電流）とは比例関係にあり、この比例関係から、こ
れらのＮＰＮトランジスタ５のベース電流Ｉb5とＮＰＮ
トランジスタ６のベース電流Ｉb6は等価となる。また、
ＮＰＮトランジスタ３のエミッタ面積比とＮＰＮトラン
ジスタ４のエミッタ面積比も等しい値に設定されてお
り、それぞれのベース電流は極めて小さい値ではある
が、同様に等しい電流値となる。即ちＩb3＝Ｉb4であ
り、共に０に近似される値となる。また、ＰＮＰトラン
ジスタ１のコレクタ電流は、ＮＰＮトランジスタ３、４
および５のベース電流として流入し、ＰＮＰトランジス
タ２のコレクタ電流は、出力回路を形成するＮＰＮトラ
ンジスタ６のベース電流として流入する。従って、これ
らの関係より、ＮＰＮトランジスタ３、４、５および６
の各ベース電流間の関係式、ＰＮＰトランジスタ１のコ
レクタ電流とＮＰＮトランジスタ３、４および５の各ベ
ース電流との間の関係式、およびＰＮＰトランジスタ２
のコレクタ電流とＮＰＮトランジスタ６のベース電流と
の間の関係式として、次式が成立する。In FIG. 1, an NPN forming a correction circuit
The emitter area ratio of the transistor 5 is set to a value equal to the emitter area ratio of the NPN transistor 6 forming the output circuit. Generally, A E (emitter area) and I b (base current) are in a proportional relationship, and from this proportional relationship, the base currents I b5 and NPN of these NPN transistors 5 are calculated.
The base current I b6 of the transistor 6 becomes equivalent. Also,
The emitter area ratio of the NPN transistor 3 and the emitter area ratio of the NPN transistor 4 are also set to the same value, and the respective base currents have extremely small values, but similarly have the same current value. That is, I b3 = I b4 , both of which are values approximate to zero. The collector current of the PNP transistor 1 is the same as the NPN transistors 3 and 4
And 5 as the base current, and the collector current of the PNP transistor 2 flows as the base current of the NPN transistor 6 forming the output circuit. Therefore, from these relationships, NPN transistors 3, 4, 5 and 6
Between the base currents of PNP transistor 1, the collector current of PNP transistor 1 and the base currents of NPN transistors 3, 4 and 5, and PNP transistor 2
The following equation holds as a relational expression between the collector current and the base current of the NPN transistor 6.
【００１３】 Ｉb3＋Ｉb4＋Ｉb5＝Ｉb6 ………（１） Ｉc1＝Ｉb3＋Ｉb4＋Ｉb5 ………（２） Ｉc2＝Ｉb6 ………………………（３） Ｉb3＝Ｉb4 Ｉb5＝Ｉb5 ………（４） 従って、（１）および（２）式より、近似的にＩc1＝Ｉ
b6 となり、更に、これに対して（３）式を参照する
と、Ｉc1＝Ｉc2となる。即ち、ＰＮＰトランジスタ１と
ＰＮＰトランジスタ２のコレクタ電流は等価となる。従
って、差動増幅回路を図１のように構成し、差動対の一
方のＰＮＰトランジスタ１と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を構
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６に対して、上式に対応する条件を付
与し設定することにより、当該差動増幅回路の入力オフ
セット電圧を略々「０」に設定することが可能となる。
しかも、このような回路構成により、従来においては必
要とされていた、ＮＰＮトランジスタとＰＮＰトランジ
スタのｈFE特性に対する相対精度が不要となる。なお、
本実施例においては、一例として±２ｍＶ程度以下の入
力オフセット電圧が実現される。I b3 + I b4 + I b5 = I b6 (1) I c1 = I b3 + I b4 + I b5 (2) I c2 = I b6 ... (3) I b3 = I b4 I b5 = I b5 (4) Therefore, from equations (1) and (2), approximately I c1 = I
b6 , and by reference to the equation (3), I c1 = I c2 . That is, the collector currents of the PNP transistor 1 and the PNP transistor 2 become equivalent. Therefore, the differential amplifier circuit is configured as shown in FIG. 1, one PNP transistor 1 of the differential pair, NPN transistors 3 and 4 forming a current mirror circuit, NPN transistor 5 forming a correction circuit, and an output. N forming a circuit
By applying and setting the condition corresponding to the above equation to the PN transistor 6, the input offset voltage of the differential amplifier circuit can be set to substantially “0”.
Moreover, with such a circuit configuration, the relative accuracy with respect to the h FE characteristics of the NPN transistor and the PNP transistor, which has been required in the past, becomes unnecessary. In addition,
In this embodiment, as an example, an input offset voltage of about ± 2 mV or less is realized.
【００１４】図２は、本発明の第２の実施例を示す回路
図である。図２に示されるように、本実施例は、入力端
子２１、２２、出力端子２３、電源端子２４および接地
端子２５に対応して、ＰＮＰトランジスタ１、２、ＰＮ
Ｐトランジスタ３、４および定電流源９を含むダーリン
トン構成による差動増幅器と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を形
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６とを備えて構成される。FIG. 2 is a circuit diagram showing a second embodiment of the present invention. As shown in FIG. 2, in this embodiment, PNP transistors 1, 2, PN are provided corresponding to the input terminals 21, 22, the output terminal 23, the power supply terminal 24, and the ground terminal 25.
A differential amplifier having a Darlington configuration including P transistors 3 and 4 and a constant current source 9, NPN transistors 3 and 4 forming a current mirror circuit, NPN transistor 5 forming a correction circuit, and N forming an output circuit.
And a PN transistor 6.
【００１５】図２において、補正回路を形成するＮＰＮ
トランジスタ５のエミッタ面積比は、当該ＮＰＮトラン
ジスタ５のベース電流が、出力回路を形成するＮＰＮト
ランジスタ６のベース電流よりも大きくなるように設定
される。例えば、そのベース電流の比率は１０：１程度
に設定される。このようにベース電流の比率が１０：１
の場合には、１０・ＡE5の値は、ＡE6の値に比較して十
分に大きい値となり、また、（Ｉb3＋Ｉb4＋Ｉb5）の値
も、Ｉb6の値に比較して十分に大きい値となる。従っ
て、ＰＮＰトランジスタ１とＰＮＰトランジスタ２のコ
レクタ電流は不一致の状態となる。これにより、入力端
子においては、入力オフセット電圧が発生するが、この
ように、補正回路を形成するＮＰＮトランジスタ５のエ
ミッタ面積比と、出力回路を形成するＮＰＮトランジス
タ６のエミッタ面積比とを異なる値に設定しておき、入
力端子に、予め所定の入力オフセット電圧を発生させる
ように回路構成することにより、入力端子２１における
ノイズ電圧による誤動作を未然に防止することができる
という利点がある。In FIG. 2, the NPN forming the correction circuit.
The emitter area ratio of the transistor 5 is set so that the base current of the NPN transistor 5 is larger than the base current of the NPN transistor 6 forming the output circuit. For example, the base current ratio is set to about 10: 1. Thus, the base current ratio is 10: 1
In the case of, the value of 10 · A E5 is sufficiently larger than the value of A E6 , and the value of (I b3 + I b4 + I b5 ) is also sufficiently larger than the value of I b6. It will be a large value. Therefore, the collector currents of the PNP transistor 1 and the PNP transistor 2 do not match. As a result, an input offset voltage is generated at the input terminal, and thus the emitter area ratio of the NPN transistor 5 forming the correction circuit and the emitter area ratio of the NPN transistor 6 forming the output circuit are different values. By setting a circuit to generate a predetermined input offset voltage at the input terminal in advance, there is an advantage that malfunction due to noise voltage at the input terminal 21 can be prevented.
【００１６】なお、上記の第１および第２の実施例を構
成するＮＰＮトランジスタおよびＰＮＰトランジスタ
を、それぞれＰＮＰトランジスタおよびＮＰＮトランジ
スタに入れ替えて回路を構成し、同時に、供給される電
源として、電源電圧および接地電位をも入れ替えること
によっても、本発明を有効に実現することができること
は云うまでもない。The NPN transistor and the PNP transistor of the first and second embodiments described above are replaced with a PNP transistor and an NPN transistor to form a circuit, and at the same time, a power supply voltage and It goes without saying that the present invention can be effectively realized by changing the ground potential as well.
【００１７】[0017]
【発明の効果】以上説明したように、本発明は、差動増
幅回路のアクティブ負荷を形成するカレントミラー回路
として、当該差動増幅回路の一対のトランジスタのそれ
ぞれに連結されトランジスタにより形成されるカレトミ
ラー回路を用い、補正回路を形成するトランジスタを構
成するトランジスタを、当該カレントミラー回路を構成
するトランジスタと同一極性のトランジスタを用いると
ともに、当該補正回路と出力回路を形成するトランジス
タのエミッタ面積比を、それぞれ所定値に設定してベー
ス電流を規定することにより、従来は、入力オフセット
電圧の変動を防止するための必要条件とされている、極
性の異なるトランジスタ間の基礎特性に対する要求精度
を不要とすることが可能となり、当該入力オフセット電
圧の変動を所定値に規制することができるという効果が
ある。As described above, according to the present invention, as a current mirror circuit forming an active load of a differential amplifier circuit, a kareto mirror formed by transistors connected to each of a pair of transistors of the differential amplifier circuit. A transistor that forms a correction circuit is used as the transistor, and a transistor that has the same polarity as the transistor that forms the current mirror circuit is used, and the emitter area ratios of the transistors that form the correction circuit and the output circuit are By setting the base current by setting it to a predetermined value, the accuracy required for the basic characteristics between transistors with different polarities, which has been conventionally required to prevent fluctuations in the input offset voltage, can be eliminated. It becomes possible to adjust the fluctuation of the input offset voltage to a specified value. There is an effect that can be regulated.
【００１８】また、補正回路における定電流源の使用が
排除されるために、当該補正回路の回路構成を縮小化す
ることができるという効果がある。Further, since the use of the constant current source in the correction circuit is eliminated, there is an effect that the circuit configuration of the correction circuit can be downsized.
【図１】本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図３】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
１、２、７、８、１３、１４ ＰＮＰトランジスタ ３、４、５、６、１１、１２、１６、１９ ＮＰＮト
ランジスタ ９、１５、１７、１８、２０ 定電流源 ２１、２２ 入力端子 ２３ 出力端子 ２４ 電源端子 ２５ 接地端子1, 2, 7, 8, 13, 14 PNP transistor 3, 4, 5, 6, 11, 12, 16, 19 NPN transistor 9, 15, 17, 18, 20 Constant current source 21, 22 Input terminal 23 Output terminal 24 Power supply terminal 25 Grounding terminal
Claims (4)
力端子に接続され、エミッタが共通接続されて所定の定
電流源を介して第１の電源に接続される第１および第２
の第１種電極のトランジスタと、 コレクタとベースが共に前記第１の第１種電極のトラン
ジスタのコレクタに共通接続され、エミッタが第２の電
源に接続される第１の第２種電極のトランジスタと、 コレクタが前記第２の第１種電極のトランジスタのコレ
クタに接続され、ベースが前記第１の第２種電極のトラ
ンジスタのコレクタとベースに接続されて、エミッタが
前記第２の電源に接続される第２の第２種電極のトラン
ジスタと、 コレクタが出力端子に接続され、ベースが前記第２の第
１種電極のトランジスタのコレクタと前記第２の第２種
電極のトランジスタのコレクタとの接続点に接続され
て、エミッタが前記第２の電源に接続される第３の第２
種電極のトランジスタと、 コレクタが前記第１の電源に接続され、ベースが前記第
２の第２種電極のトランジスタのベースに接続されて、
エミッタが前記第２の電源に接続される第４の第２種電
極のトランジスタと、 を備えて構成されることを特徴とする差動増幅回路。1. A first and second base, each having a base connected to a first and a second input terminal respectively, and an emitter commonly connected to a first power supply via a predetermined constant current source.
A transistor of the first kind electrode, a collector and a base of which are commonly connected to the collector of the transistor of the first first kind electrode, and an emitter of which is connected to a second power source, the transistor of the second kind electrode And a collector connected to the collector of the transistor of the second first type electrode, a base connected to the collector and base of the transistor of the first second type electrode, and an emitter connected to the second power supply. A second second type electrode transistor, a collector of which is connected to the output terminal, and a base of which is the second first type electrode transistor collector and the second second type electrode transistor collector. A third second connected to the connection point and having an emitter connected to the second power supply
A seed electrode transistor, a collector connected to the first power supply, and a base connected to the base of the second second seed electrode transistor;
A differential amplifier circuit comprising: a transistor of a fourth type 2 electrode having an emitter connected to the second power supply;
が第２の電源に接続される第１の第１種電極のトランジ
スタと、 ベースとコレクタが共に前記第２の電源に接続される第
２の第１種電極のトランジスタと、 エミッタが共通接続されて所定の定電流源を介して第１
の電源に接続され、ベースが、それぞれ前記第１および
第２の第１種電極のトランジスタのエミッタに接続され
る第３および第４の第１種電極のトランジスタと、 コレクタとベースが共に前記第３の第１種電極のトラン
ジスタのコレクタに共通接続され、エミッタが第２の電
源に接続される第１の第２種電極のトランジスタと、 コレクタが前記第４の第１種電極のトランジスタのコレ
クタに接続され、ベースが前記第１の第２種電極のトラ
ンジスタのコレクタとベースに接続されて、エミッタが
前記第２の電源に接続される第２の第２種電極のトラン
ジスタと、 コレクタが出力端子に接続され、ベースが前記第４の第
１種電極のトランジスタのコレクタと前記第２の第２種
電極のトランジスタのコレクタとの接続点に接続され
て、エミッタが前記第２の電源に接続される第３の第２
種電極のトランジスタと、 コレクタが前記第１の電源に接続され、ベースが前記第
２の第２種電極のトランジスタのベースに接続されて、
エミッタが前記第２の電源に接続される第４の第２種電
極のトランジスタと、 を備えて構成されることを特徴とする差動増幅回路。2. A transistor of a first type 1 electrode, a base of which is connected to an input terminal and a collector of which is connected to a second power source, and a second transistor of which both the base and the collector are connected to the second power source. The first-type electrode transistor and the emitter are commonly connected to each other through the predetermined constant current source
Third and fourth first type electrode transistors, the bases of which are connected to the emitters of the first and second first type electrode transistors, respectively, and the collector and the base are both And a collector of the transistor of the first type 1 electrode, the collector of which is commonly connected to the collector of the transistor of the type 1 electrode of 3, and whose emitter is connected to the second power source. A second type electrode transistor whose base is connected to the collector and base of the transistor of the first second type electrode, and whose emitter is connected to the second power source; An emitter connected to a terminal and having a base connected to a connection point between a collector of the transistor of the fourth type 1 electrode and a collector of the transistor of the second type 2 electrode. Second third being connected to said second power supply
A seed electrode transistor, a collector connected to the first power supply, and a base connected to the base of the second second seed electrode transistor;
A differential amplifier circuit comprising: a transistor of a fourth type 2 electrode having an emitter connected to the second power supply;
エミッタ面積比と、前記第４の第２種電極のトランジス
タのエミッタ面積比との比率が、少なくとも所定の値に
設定されることを特徴とする請求項１記載の差動増幅回
路。3. The ratio of the emitter area ratio of the transistor of the third type 2 electrode to the emitter area ratio of the transistor of the fourth type 2 electrode is set to at least a predetermined value. The differential amplifier circuit according to claim 1, which is characterized in that.
エミッタ面積比と、前記第４の第２種電極のトランジス
タのエミッタ面積比との比率が、少なくとも所定の値に
設定されることを特徴とする請求項２記載の差動増幅回
路。4. The ratio of the emitter area ratio of the transistor of the third type 2 electrode to the emitter area ratio of the transistor of the fourth type 2 electrode is set to at least a predetermined value. The differential amplifier circuit according to claim 2, which is characterized in that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265704A JP2674958B2 (en) | 1994-10-28 | 1994-10-28 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265704A JP2674958B2 (en) | 1994-10-28 | 1994-10-28 | Differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130421A JPH08130421A (en) | 1996-05-21 |
| JP2674958B2 true JP2674958B2 (en) | 1997-11-12 |
Family
ID=17420856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP6265704A Expired - Fee Related JP2674958B2 (en) | 1994-10-28 | 1994-10-28 | Differential amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674958B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006025377A (en) | 2004-07-09 | 2006-01-26 | Sharp Corp | Light receiving amplifier circuit and optical pickup |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345953A (en) * | 1976-10-06 | 1978-04-25 | Matsushita Electric Ind Co Ltd | Amplifier |
| JPS611913U (en) * | 1984-06-07 | 1986-01-08 | 三洋電機株式会社 | voltage follower circuit |
| JPH0746764B2 (en) * | 1984-07-08 | 1995-05-17 | ロ−ム株式会社 | amplifier |
| JPH05218763A (en) * | 1992-02-03 | 1993-08-27 | Nec Corp | Differential amplifier circuit |
-
1994
- 1994-10-28 JP JP6265704A patent/JP2674958B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130421A (en) | 1996-05-21 |
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| JP3360911B2 (en) | Differential amplifier circuit |
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