JP2664924B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2664924B2
JP2664924B2 JP63055443A JP5544388A JP2664924B2 JP 2664924 B2 JP2664924 B2 JP 2664924B2 JP 63055443 A JP63055443 A JP 63055443A JP 5544388 A JP5544388 A JP 5544388A JP 2664924 B2 JP2664924 B2 JP 2664924B2
Authority
JP
Japan
Prior art keywords
bonding
protective film
bonding pad
insulating film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63055443A
Other languages
Japanese (ja)
Other versions
JPH01228132A (en
Inventor
隆嗣 柴田
義明 角野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63055443A priority Critical patent/JP2664924B2/en
Publication of JPH01228132A publication Critical patent/JPH01228132A/en
Application granted granted Critical
Publication of JP2664924B2 publication Critical patent/JP2664924B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体製造技術に関し、特に半導体ウエハ
(以下、単に「ウエハ」と略称する。)の前処理工程に
おいて、パッシベーション保護膜の形成に適用して有効
な技術に関する。
Description: BACKGROUND OF THE INVENTION The present invention relates to a semiconductor manufacturing technique, and particularly to a method for forming a passivation protective film in a pretreatment process of a semiconductor wafer (hereinafter simply referred to as “wafer”). Regarding effective technology to apply.

〔従来の技術〕[Conventional technology]

近年のLSIプロセスについて紹介されている例として
は、株式会社工業調査会、昭和62年11月18日発行、「電
子材料別冊、超LSI製造・試験装置ガイドブック」P41〜
P51がある。
For examples of recent LSI processes, see the Industrial Research Council, published on November 18, 1987, “Electronic Materials Separate Volume, Guidebook for Ultra LSI Manufacturing and Testing Equipment”, page 41
There is P51.

上記文献においては、CVD法による前処理工程が種々
説明されているが、最近では半導体ペレットの回路形成
面の最上層において、レジンフィラーあるいは無用な押
圧力の印加による絶縁膜の破壊等を防止するため、ポリ
イミド樹脂等の合成樹脂を塗布して保護膜を形成するこ
とが知られている。
In the above literature, various pretreatment steps by the CVD method are described, but recently, in the uppermost layer of the circuit forming surface of the semiconductor pellet, a resin filler or an insulating film is prevented from being broken due to application of unnecessary pressing force. Therefore, it is known to form a protective film by applying a synthetic resin such as a polyimide resin.

ところで、上記のような保護膜の形成後に、ワイヤボ
ンディングを行なう場合、ボンディングパッドの上の保
護膜ならびに絶縁膜にエッチング処理を繰り返してボン
ディグ用窓を形成する工程が必要となる。当該工程を第
6図(a)〜(e)によって説明する。
In the case where wire bonding is performed after the formation of the above-described protective film, a step of forming a bonding window by repeating etching processing on the protective film and the insulating film on the bonding pad is required. This step will be described with reference to FIGS. 6 (a) to 6 (e).

同図(a)において、61は半導体基板、62はアルミニ
ウム(Al)からなるボンディングパッドを示している。
In FIG. 1A, reference numeral 61 denotes a semiconductor substrate, and 62 denotes a bonding pad made of aluminum (Al).

まず、半導体基板61に所定の特性領域(図示せず)お
よび上記ボンディングパッド62等が形成された後、リン
・シリケートガラスあるいはナイトライドからなる絶縁
膜63を形成し、さらにその上層にアルミニウムを薄く被
着したキレート膜64が形成される。さらに、第6図
(a)では、上記キレート膜64上にポリイミド樹脂等の
合成樹脂からなる保護膜65が形成されている(同図
(a))。
First, after a predetermined characteristic region (not shown) and the above-mentioned bonding pad 62 and the like are formed on a semiconductor substrate 61, an insulating film 63 made of phosphorus silicate glass or nitride is formed. An attached chelate film 64 is formed. Further, in FIG. 6A, a protective film 65 made of a synthetic resin such as a polyimide resin is formed on the chelate film 64 (FIG. 6A).

このように形成された半導体基板61上のボンディング
パッド62の上層にボンディング用窓66を形成して上記ボ
ンディングパッド62を露出状態とするためには、以下に
説明する工程が必要となっている。
In order to form the bonding window 66 in the upper layer of the bonding pad 62 on the semiconductor substrate 61 thus formed to expose the bonding pad 62, the following steps are required.

すなわち、まずボンディングパッド62の最上層の保護
膜65の除去が行なわれるが、この工程では、まず保護膜
65の上層にレジスト材67aが塗布される(同図
(b))。このレジスト材67aは、保護膜65のエッチン
グ特性よりネガレジストが用いられる。このネガレジス
トは、光の照射部分の化学的特性が変化するものであ
り、これに用いられるフォトマスク68aも同図(b)に
示されるように、エッチング除去を行なう部分のみが遮
光された遮光パターン70aを彪するものである。
That is, first, the uppermost protective film 65 of the bonding pad 62 is removed. In this step, first, the protective film 65 is removed.
A resist material 67a is applied to the upper layer of 65 (FIG. 9B). As the resist material 67a, a negative resist is used because of the etching characteristics of the protective film 65. In this negative resist, the chemical characteristics of the light-irradiated portion change, and the photomask 68a used for this resist also has a light-shielding structure in which only the portion to be etched away is shielded, as shown in FIG. It is a pattern to biao 70a.

次に、上記遮光パターン70aの部分に対応するレジス
ト材67aの一部が除去されて、該範囲の保護膜65の表面
が露出状態となる。続いて、該露出状態となった保護膜
65に対してエッチングを行い、当該保護膜65の所定範囲
が除去され、さらにその下層のキレート膜64がエッチン
グ処理されて絶縁膜63が所定範囲にわたって露出状態と
なる(同図(c))。
Next, a part of the resist material 67a corresponding to the light shielding pattern 70a is removed, and the surface of the protective film 65 in the range is exposed. Subsequently, the exposed protective film
Etching is performed on the protective film 65 to remove a predetermined area of the protective film 65, and further, the underlying chelate film 64 is subjected to an etching process to expose the insulating film 63 over a predetermined area (FIG. 3C).

続いて、上記によって露出状態となった絶縁膜63の所
定範囲に再度レジスト材67bが塗布される。このレジス
ト材67bはポジレジストでありフォトマスク68bの遮光パ
ターン70bのない部分に対応したレジスト部分がエッチ
ング除去される構造のものである(同図(d))。この
ようにして下層のボンディングパッド62が露出状態とさ
れる。(同図(e))。
Subsequently, a resist material 67b is applied again to a predetermined range of the insulating film 63 exposed as described above. The resist material 67b is a positive resist and has a structure in which a resist portion corresponding to a portion of the photomask 68b without the light-shielding pattern 70b is removed by etching (FIG. 4D). Thus, the lower bonding pad 62 is exposed. (FIG. (E)).

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

以上のように、上層の保護膜65と下層の絶縁膜63とで
はエッチング特性が異なるため、ボンディング用窓66を
開孔しボンディグパッド62を露出状態とするためには、
ネガ極性のフォトレジスト工程とポジ極性のフォトレジ
スト工程とを独立した工程でそれぞれ行なわなければな
らなかった。このようにフォトレジスト工程数が複数と
なるため、効率的な半導体装置製造にとって大きな障害
となっていた。
As described above, since the upper protective film 65 and the lower insulating film 63 have different etching characteristics, in order to open the bonding window 66 and expose the bonding pad 62,
The negative polarity photoresist process and the positive polarity photoresist process had to be performed in independent processes. As described above, the number of photoresist steps becomes plural, which has been a major obstacle to efficient semiconductor device manufacturing.

また、上記のように従来技術ではネガ極性によるエッ
チングとポジ極性によるエッチングで2回のフォトマス
クによる組合わせを必要としているため、これらのフォ
トマスクの位置ずれをある程度考慮して最初の保護膜65
のエッチング範囲は、第6図に示すように、パッドエッ
ジから広い範囲l1(第6図(e))でとらざるを得なか
った。そのために、ボンディングパッド62の周囲の絶縁
膜63の一部(l1−l2)が露出状態となり、この露出部分
の絶縁膜63上に同図に破線で示すようにボンディングポ
イントのずれたワイヤボンディング等がなされると、絶
縁膜63を破壊するばかりか、半導体基板61の特性領域に
特性変化を生じたり、電気的不良を生じる可能性もあっ
た。
Further, as described above, in the prior art, the combination of two etchings with a photomask is required for the etching with the negative polarity and the etching with the positive polarity.
As shown in FIG. 6, the etching range had to be limited to a wide range l 1 (FIG. 6 (e)) from the pad edge. As a result, a part (l 1 −l 2 ) of the insulating film 63 around the bonding pad 62 is exposed, and a wire whose bonding point is shifted as shown by a broken line in FIG. When bonding or the like is performed, not only is the insulating film 63 destroyed, but there is also a possibility that a characteristic change occurs in a characteristic region of the semiconductor substrate 61 or an electrical failure occurs.

本発明は、上記課題に着目してなされたものであり、
その目的は半導体装置の製造プロセス工程を効率的に行
ない、ウエハ処理工程の工完短縮を実現するとともに、
半導体ペレットの保護信頼性を高めることのできる技術
を提供することにある。
The present invention has been made in view of the above problems,
The aim is to efficiently carry out the manufacturing process of semiconductor devices, shorten the wafer processing process, and
It is an object of the present invention to provide a technique capable of improving protection reliability of a semiconductor pellet.

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means for solving the problem]

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
The outline of a representative invention among the inventions disclosed in the present application will be briefly described as follows.

すなわち、半導体基板上のボンディングパッドを覆う
絶縁膜と、この絶縁膜を覆うポリイミド系の合成樹脂か
らなる保護膜とをエッチングして、前記ボンディグパッ
ドの直上にボンディング用窓を開孔する際、前記保護膜
上に形成したフォトレジスト材をそのまま残着させるこ
とにより、前記フォトレジスト材と前記保護膜の残存部
とで積層保護マスクを形成し、次いで、前記積層保護マ
スクを用いて前記絶縁膜をエッチングすることにより、
開孔部のエッジラインが一致した前記ボンディング用窓
を開孔してボンディングパッドを露出させ、露出させた
ボンディングパッドに超音波併用ボンディングによりワ
イヤを接合し、その後、レジン封止するものである。
That is, when an insulating film covering a bonding pad on a semiconductor substrate and a protective film made of a polyimide-based synthetic resin covering the insulating film are etched to form a bonding window directly above the bonding pad, By leaving the photoresist material formed on the protective film as it is, a laminated protective mask is formed by the photoresist material and the remaining portion of the protective film, and then the insulating film is formed using the laminated protective mask. By etching
The bonding window whose opening line coincides with the edge line is opened to expose a bonding pad, a wire is bonded to the exposed bonding pad by ultrasonic combined bonding, and then resin sealing is performed.

〔作用〕[Action]

上記した手段によれば、上層と下層とで本来ならばレ
ジスト極性の異なるフォトレジスト材を用いる必要があ
る場合にも、フォトマスクを用いた1回の露光工程で上
層と下層との連続的なエッチング処理が可能となり、半
導体装置の製造におけるウエハプロセスを効率化でき
る。
According to the above-described means, even when it is necessary to use photoresist materials having different resist polarities for the upper layer and the lower layer, continuous exposure of the upper layer and the lower layer can be performed in one exposure step using a photomask. Etching can be performed, and the efficiency of the wafer process in the manufacture of semiconductor devices can be increased.

また、フォトマスク工程が1回で済むため、複数回の
マスク毎の位置合わせによる位置ずれを考慮する必要が
なくなり、上層と下層とのエッチングエッジを一致させ
ることが可能となる。このため、上層の保護膜によって
下層の絶縁膜等を確実に保護することが可能となる。
In addition, since only one photomask process is required, it is not necessary to consider a positional deviation due to a plurality of times of alignment for each mask, and the etching edges of the upper layer and the lower layer can be matched. Therefore, the lower insulating film and the like can be reliably protected by the upper protective film.

〔実施例1〕 第1図(a)〜(d)はそれぞれ本発明の一実施例で
あるウエハプロセスの一部を示す説明断面図、第1図
(e)はボンディング用窓部の平面図、第2図は本実施
例によって得られた半導体装置の構造説明のための概略
断面図、第3図はウエハ上の特性領域の形成からパッケ
ージ組み立てに至る半導体装置の製造手順を示すフロー
図、第4図はウエハ上におけるペレットの形成状態を示
す部分拡大図である。
Embodiment 1 FIGS. 1A to 1D are explanatory cross-sectional views each showing a part of a wafer process according to an embodiment of the present invention, and FIG. 1E is a plan view of a bonding window. FIG. 2 is a schematic cross-sectional view for explaining the structure of the semiconductor device obtained by the present embodiment. FIG. FIG. 4 is a partially enlarged view showing a state of forming a pellet on a wafer.

本実施例の半導体装置1は、シリコン(Si)等からな
る円柱形状の半導体単結晶のインゴットを径方向にスラ
イスして得られるウエハを分割して得られるROM(Read
Only Memory)等の機能を有するペレット2aを有するも
のであり、当該ペレット2aはウエハ上において第4図に
示されるようにTEG(Test Element Group)の形成領域
でもあるダイシングライン24を境界としてマトリクス状
に配列形成されている。ここで、ウエハ、すなわち半導
体基板2上の各層の形成状態を簡単に説明すると、第2
図において、3Aおよび3BはそれぞれNウエル、Pウエル
からなる特性領域、4はその上層に形成されたフィール
ド酸化膜、5はケート電極、6は拡散層をそれぞれ示し
ている。
The semiconductor device 1 of the present embodiment has a ROM (Read) obtained by dividing a wafer obtained by slicing a cylindrical semiconductor single crystal ingot made of silicon (Si) or the like in the radial direction.
Only pellets 2a having a function such as Only Memory) are formed in a matrix on the wafer with a dicing line 24 which is also a TEG (Test Element Group) forming region as a boundary as shown in FIG. The array is formed. Here, the formation state of each layer on the wafer, that is, the semiconductor substrate 2 will be briefly described.
In the figure, reference numerals 3A and 3B denote characteristic regions formed of N wells and P wells, 4 denotes a field oxide film formed thereon, 5 denotes a gate electrode, and 6 denotes a diffusion layer.

上記各層の形成後に、ROM情報の書き込みが行なわれ
ると、フィールド酸化膜4の上層にリン・シリケートガ
ラス(PSG)からなる層間絶縁膜7が低温気相成長法等
の公知技術により形成され、所要部分にコンタクトスル
ーホール、あるいは短絡防止用の不純物の導入が行われ
た後、アルミニウムからなる配線層8、およびボンディ
ングパッド10が同時に形成される。さらに、上記ボンデ
ィングパッド10の形成後、水素アニールによる熱処理が
施される。
When the writing of ROM information is performed after the formation of each of the above layers, an interlayer insulating film 7 made of phosphorus silicate glass (PSG) is formed on the field oxide film 4 by a known technique such as a low-temperature vapor deposition method. After the contact through hole or the impurity for short-circuit prevention is introduced into the portion, the wiring layer 8 made of aluminum and the bonding pad 10 are simultaneously formed. Further, after the formation of the bonding pad 10, a heat treatment by hydrogen annealing is performed.

続いて、上記ボンディングパッド10の上面にリン・シ
リケートガラスあるいはナイトライド等からなる絶縁膜
11が形成されるとともに、さらにその上層にアルミニウ
ムを薄く被着したキレート膜12が形成される(第図
(a)参照)。当該キレート膜12は、後述の保護膜13を
エッチングする際の被エッチング材料の残着を防止し、
エッチング除去効率を向上させるためのものである。こ
のキレート膜12の上層にはさらにポリイミド樹脂系の合
成樹脂からなる保護膜13が塗布形成されている(第1図
(a))。上記保護膜13は、第2図においてはボンディ
ングパッド10の上面を除くペレット2aのほぼ全域にわた
って形成された状態となっており、該保護膜13はパッケ
ージング等の後工程時における絶縁膜11の破壊等を防止
するために形成されている。
Subsequently, an insulating film made of phosphorus silicate glass or nitride is formed on the upper surface of the bonding pad 10.
11 is formed, and a chelate film 12 on which aluminum is thinly applied is further formed thereon (see FIG. 1A). The chelate film 12 prevents residues of the material to be etched when etching the protective film 13 described below,
This is for improving the etching removal efficiency. A protective film 13 made of a polyimide resin-based synthetic resin is further applied and formed on the upper layer of the chelate film 12 (FIG. 1A). In FIG. 2, the protective film 13 is formed over substantially the entire area of the pellet 2a except for the upper surface of the bonding pad 10, and the protective film 13 is formed on the It is formed to prevent destruction and the like.

ところで、上記絶縁膜11および保護膜13にはボンディ
ングパッド10の直上にボンディング用窓14が開孔されて
いるが、以下に該ボンディング用窓14の開孔工程につい
て第1図(a)〜(d)をもとに説明する。
By the way, a bonding window 14 is opened in the insulating film 11 and the protective film 13 immediately above the bonding pad 10. The following describes a step of opening the bonding window 14 with reference to FIGS. This will be described based on d).

まず、上層の保護膜13の開孔に際しては、該保護膜13
上の全面にわたってレジスト材15が塗布される(同図
(a))。ここで用いられるレジスト材15としては、い
わゆるネガレジストであり、保護膜13の形成材料との特
性適合性から用いられているものである。したがって、
フォトマスク16としても同図(a)に示されるように、
エッチング除去を行なう部分に遮光パターン17の形成さ
れたものが用意されてフォトマスク16を介したフォトレ
ジスト工程が実施される、これによりレジスト材15の感
光処理が完了した後、上記遮光パターン17に対応する部
分のレジスト材15が、除去され、保護膜13の所定範囲が
露出状態となる。(同図(b))。次に、上記レジスト
材15をマスクとして、ヒドラジン等のエッチング材によ
って保護膜13が除去され、下層のキレート膜12が露出さ
れた状態となる。さらに、上記キレート膜12がエッチン
グ除去されて、その下層の絶縁膜11の所定表面が露出状
態となる(同図(c))。このとき、上記の保護膜13を
エッチング処理した際のレジスト材15は、保護膜13上に
残着させたままの状態としておく。
First, when opening the upper protective film 13, the protective film 13
A resist material 15 is applied over the entire upper surface (FIG. 7A). The resist material 15 used here is a so-called negative resist, which is used because of its property compatibility with the material for forming the protective film 13. Therefore,
As shown in FIG.
A portion on which a light-shielding pattern 17 is formed is prepared at a portion where etching is to be performed, and a photoresist process is performed through a photomask 16. After the photosensitive process of the resist material 15 is completed, the light-shielding pattern 17 is removed. The corresponding portion of the resist material 15 is removed, and a predetermined area of the protective film 13 is exposed. (FIG. 2B). Next, using the resist material 15 as a mask, the protective film 13 is removed by an etching material such as hydrazine, and the lower chelate film 12 is exposed. Further, the chelate film 12 is removed by etching, and a predetermined surface of the underlying insulating film 11 is exposed (FIG. 3C). At this time, the resist material 15 obtained by etching the protective film 13 is left on the protective film 13.

次に、上記残着状態のレジスト材15および保護膜13を
マスクとして、絶縁膜11の露出範囲をエッチング除去す
る。
Next, the exposed area of the insulating film 11 is removed by etching using the resist material 15 and the protective film 13 in the remaining state as a mask.

上記エッチング処理によって、下層に位置されるボン
ディングパッド10の表面が所定範囲にわたって露出状態
となり、ボンディング用窓14の開孔が完了する(同時
(d)および(e))。
By the above-described etching process, the surface of the bonding pad 10 located in the lower layer is exposed over a predetermined range, and the opening of the bonding window 14 is completed (simultaneously (d) and (e)).

このように、本実施例では上層に位置される保護膜13
を所定範囲でエッチング除去した後、このときのレジス
ト材15およびエッチング処理後の保護膜13をマスクとし
て下層の絶縁膜11のエッチング処理を行なう。このた
め、1回のフォトマスク工程で、保護膜13と絶縁膜11の
エッチング処理が順次可能となり、従来必要であった2
回のフォトマスク工程が1回に短縮される。したがっ
て、ウエハの前処理工程における処理効率を向上させる
とともに工完短縮が実現でき、半導体装置1の製造効率
を高めることができる。
As described above, in the present embodiment, the protective film 13 located on the upper layer
Is removed in a predetermined range, and then the lower insulating film 11 is etched using the resist material 15 and the protective film 13 after the etching process as a mask. For this reason, the etching process of the protective film 13 and the insulating film 11 can be sequentially performed in one photomask process.
One photomask process is reduced to one. Therefore, it is possible to improve the processing efficiency in the pre-processing step of the wafer and to shorten the work completion, and to increase the manufacturing efficiency of the semiconductor device 1.

また、本実施例によれば複数回のフォトマスクの位置
合わせを必要としないため、保護膜のエッチングの段階
から一貫した孔径lを保つことができ、同図(d)に示
すように開孔部のエッジラインが一致したボンディング
用窓14の開孔が可能となる。
Further, according to this embodiment, since it is not necessary to align the photomask a plurality of times, it is possible to maintain a consistent hole diameter l from the stage of etching the protective film, and as shown in FIG. The opening of the bonding window 14 in which the edge lines of the portions coincide with each other becomes possible.

以上のようにしてウエハでの前処理工程が完了した
後、該ウエハの裏面が所定の深さで切削されて、該裏面
に付着した異物等が除去された該裏面が清浄化される。
続いて各ペレット2aの領域の電気的特性を検査するプロ
ーブ検査等が行なわれた後、図示されないダイシング装
置により各ペレット2a毎に分割される。このようにして
得られたペレット2aは、42アロイあるいはコバール等の
導電性金属板を所定形状に加工して得られたリードフレ
ーム18の主面に銀ペースト20等の接着剤により接着され
る。
After the pre-processing step on the wafer is completed as described above, the back surface of the wafer is cut to a predetermined depth, and the back surface from which foreign substances and the like attached to the back surface have been removed is cleaned.
Subsequently, after a probe test or the like for testing the electrical characteristics of the area of each pellet 2a is performed, the pellet 2a is divided into individual pellets 2a by a dicing device (not shown). The pellet 2a thus obtained is adhered to the main surface of the lead frame 18 obtained by processing a conductive metal plate such as a 42 alloy or Kovar into a predetermined shape with an adhesive such as a silver paste 20.

次に、前述の工程でボンディング用窓14が開孔されて
露出状態とされたボンディングパッド10がリードフレー
ム18のインナーリード18aと、銅(Cu),金(Au)ある
いはアルミニウム(Al)等からなる導電性のワイヤ21で
電気的に結線されるワイヤボンディングが行なわれる。
このワイヤボンディング工程について、以下に説明す
る。
Next, the bonding pad 10 in which the bonding window 14 is opened and exposed in the above-described process is formed from the inner lead 18a of the lead frame 18 and copper (Cu), gold (Au), aluminum (Al), or the like. Wire bonding that is electrically connected by the conductive wire 21 is performed.
This wire bonding step will be described below.

まず、図示されないキャピラリ等のボンディングツー
ルの先端から突出されたワイヤ21の一端が放電トーチに
より加熱され球状のボンディングボール22が形成され、
このボンディングボール22の部分が前述のボンディング
用窓14の開孔により露出状態とされたボンディングパッ
ド10の表面に超音波振動の印加とともに加熱状態で押圧
(熱圧着)されて、ボンディングボール22とボンディン
グパッド10とが超音波併用熱圧着ボンディングにより接
合される。
First, one end of a wire 21 protruding from a tip of a bonding tool such as a capillary (not shown) is heated by a discharge torch to form a spherical bonding ball 22,
The portion of the bonding ball 22 is pressed (thermo-compression bonded) in a heated state together with the application of ultrasonic vibration to the surface of the bonding pad 10 exposed by the opening of the bonding window 14 to form a bonding with the bonding ball 22. The pad 10 is joined by ultrasonic combined thermocompression bonding.

このとき、本実施例によれば、前述の第1図(d)か
らも明らかなように、ボンディング用窓14の開孔内壁の
エッジが一致しており、ボンディングパッド10の周囲の
絶縁膜11の上面が保護膜13によりほぼ完全に覆われた状
態とされている。このため、仮にボンディングポイント
が露出状態のボンディングパッド10からずれた場合に
も、保護膜13の弾性により絶縁膜11の破壊を有効に防止
できる。
At this time, according to the present embodiment, as is apparent from FIG. 1D, the edges of the inner walls of the opening of the bonding window 14 coincide with each other, and the insulating film 11 around the bonding pad 10 is formed. Is almost completely covered by the protective film 13. Therefore, even if the bonding point is displaced from the exposed bonding pad 10, the elasticity of the protective film 13 can effectively prevent the insulating film 11 from being broken.

次に、ボンディングツールは、ワイヤ21をたぐり出し
ながら所定形状のループを描くようにしてインナーリー
ド18aの所定表面に着地し、超音波振動の印加によって
該ワイヤ21の腹部をインナーリード18aに対して熱圧着
接合する。
Next, the bonding tool lands on the predetermined surface of the inner lead 18a so as to draw a loop of a predetermined shape while protruding the wire 21 and applies the ultrasonic vibration to the abdomen of the wire 21 with respect to the inner lead 18a. Thermocompression bonding.

上記ワイヤボンディング工程を完了した後、上記リー
ドフレーム18のインナーリード18aより内側の部分は、
エポキシ樹脂等のレジン23によってモールドが行なわれ
る。当該レジンモールドは、所定形状のキャビティを備
えた金型内にインナーリード18aを載置し、該金型内に
溶融状態のレジン23を高圧注入した後に硬化させること
により行なわれる。
After completing the wire bonding step, the portion of the lead frame 18 inside the inner leads 18a is
Molding is performed with a resin 23 such as an epoxy resin. The resin molding is performed by placing the inner lead 18a in a mold having a cavity of a predetermined shape, injecting a molten resin 23 into the mold at a high pressure, and then curing the resin.

このレジンモールド工程の完了後、リードフレーム18
の各リード18bが独立状態に切断成形および折曲加工さ
れて、第2図に示すような半導体装置1が得られる。
After completion of this resin molding process, lead frame 18
Each of the leads 18b is cut and formed into an independent state, and the semiconductor device 1 as shown in FIG. 2 is obtained.

〔実施例2〕 第5図は、本発明の他の実施例であるウエハプロセス
の一部を示す説明断面図である。
Embodiment 2 FIG. 5 is an explanatory sectional view showing a part of a wafer process according to another embodiment of the present invention.

本実施例が上記実施例1と異なる点は、保護膜13を形
成する合成樹脂膜に所定波長の光の照射により化学的特
性を変化する感光特性を有する樹脂を採用している点で
ある。
This embodiment is different from the first embodiment in that the synthetic resin film forming the protective film 13 is made of a resin having a photosensitive property whose chemical property is changed by irradiation with light of a predetermined wavelength.

すなわち、第5図において、半導体基板2上に形成さ
れた絶縁膜11およびキレート膜12については上記実施例
1の構造と同じであるが、当該キレート膜12の上層に形
成された保護膜13は、それ自体が感光特性を有する材質
で形成されている。この感光特性についてはネガ特性あ
るいはポジ特性のいずれの極性を有するものでもよく、
各特性に対応したフォトマスク16によって感光処理が行
なわれる。
That is, in FIG. 5, the structure of the insulating film 11 and the chelate film 12 formed on the semiconductor substrate 2 is the same as that of the first embodiment, but the protective film 13 formed on the chelate film 12 is , Itself is formed of a material having photosensitive characteristics. This photosensitive characteristic may have either polarity of negative characteristic or positive characteristic,
Photosensitive processing is performed by a photomask 16 corresponding to each characteristic.

第5図では、上記保護膜13がネガ特性を有する場合で
説明しており、フォトマスク16の遮光パターン17に対応
した部分がエッチングで除去されるようになっている。
FIG. 5 illustrates a case where the protective film 13 has a negative characteristic, and a portion of the photomask 16 corresponding to the light-shielding pattern 17 is removed by etching.

このように、本実施例2によれば保護膜13自体が感光
特性を有しているため、レジスト材15の塗布および該レ
ジスト材15のエッチング処理が不要となり、フォトマス
ク工程の後、直接保護膜13をエッチングで除去すること
が可能である。このため、ウエハプロセスをさらに効率
化することができる。
As described above, according to the second embodiment, since the protective film 13 itself has photosensitive characteristics, the application of the resist material 15 and the etching treatment of the resist material 15 are not required, and the protection is directly performed after the photomask process. The film 13 can be removed by etching. Therefore, the efficiency of the wafer process can be further improved.

なお、以降の各工程については、実施例1と同様であ
るため説明を省略する。
Note that the subsequent steps are the same as in the first embodiment, and a description thereof will be omitted.

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
Although the invention made by the inventor has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and it is needless to say that various modifications can be made without departing from the gist of the invention. .

以上の説明では主として本発明者によってなされた発
明をその利用分野である、いわゆるROM素子としてのペ
レットを搭載した半導体装置の製造方法に適用した場合
について説明したが、これに限定されるものではなく、
RAMあるいは他のメモリ素子、あるいはロジック素子
等、ボンディングパッド上に窓の開孔を必要とする他の
素子に広く適用できる。
In the above description, mainly the case where the invention made by the inventor is applied to a method of manufacturing a semiconductor device mounted with a pellet as a so-called ROM element, which is a field of use, has been described, but the present invention is not limited to this. ,
The present invention can be widely applied to other elements that require a window opening on a bonding pad, such as a RAM or another memory element or a logic element.

〔発明の効果〕〔The invention's effect〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
The effect obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.

すなわち、上層と下層とで本来ならばレジスト極性の
異なるフォトレジスト材を用いる必要がある場合にも、
フォトマスクを用いた1回の露光工程で上層と下層との
連続的なエッチング処理が可能となり、半導体装置の製
造におけるフエハプロセスを効率化できる。
In other words, even when it is necessary to use a photoresist material having a different resist polarity between the upper layer and the lower layer,
In one exposure step using a photomask, the upper layer and the lower layer can be continuously etched, so that the efficiency of a wafer process in the manufacture of a semiconductor device can be increased.

また、フォトマスク工程が1会で済むため、複数回の
マスク毎の位置合せによる位置ずれを考慮する必要がな
くなり、上層と下層とのエッチングエッジを一致させる
ことが可能となる。このため、上層が合成樹脂の保護膜
として機能する場合等、下層の絶縁膜等を確実に保護す
ることが可能となる。
Further, since only one photomask process is required, it is not necessary to consider a positional shift caused by a plurality of times of alignment for each mask, and the etching edges of the upper layer and the lower layer can be matched. Therefore, for example, when the upper layer functions as a protective film of a synthetic resin, it is possible to reliably protect the lower insulating film and the like.

また、ボンディング用窓の開口内壁のエッジが一致し
ており、ボンディングパッドの周囲の絶縁膜の上面が保
護膜によってほぼ完全に覆われているので、仮にボンデ
ィングポイントがずれた場合にも、保護膜の弾性により
その下層の絶縁膜の破壊を有効に防止することが可能と
なる。
In addition, the edges of the inner walls of the opening of the bonding window coincide with each other, and the upper surface of the insulating film around the bonding pad is almost completely covered with the protective film. It is possible to effectively prevent the breakdown of the underlying insulating film due to the elasticity of the substrate.

【図面の簡単な説明】[Brief description of the drawings]

第1図(a)〜(d)はそれぞれ本発明の一実施例であ
るウエハプロセスの一部を示す説明断面図、 第1図(e)はボンディング用窓部の平面図、 第2図は上記実施例によって得られた半導体装置の構造
説明のための概略断面図、 第3図は実施例におけるウエハ上の特性領域の形成から
パッケージ組み立てに至る半導体装置の製造手順を示す
フロー図、 第4図は上記実施例におけるウエハ上のペレットの形成
状態を示す部分拡大図、 第5図は本発明の他の実施例であるウエハプロセスの一
部を示す説明断面図、 第6図(a)〜(e)は従来技術におけるウエハプロセ
スの一部を示す説明断面図である。 1……半導体装置、2……半導体基板、2……ペレッ
ト、3A……Nウエル層、3B……Pウエル層、4……フィ
ールド酸化膜、5……ゲート電極、6……拡散層、7…
…層間絶縁膜、8……配線層、10……ボンディングパッ
ド、11……絶縁膜、12……キレート膜、13……保護膜、
14……ボンディング用窓、15……レジスト材、16……フ
ォトマスク、17……遮光パターン、18……リードフレー
ム、18a……インナーリード、18b……リード、20……銀
ペースト、21……ワイヤ、22……ボンディングボール、
23……レジン、24……ダイシングライン、、61……半導
体基板、62……ボンディングパッド、63……絶縁膜、64
……キレート膜、65……保護膜、66……ボンディング用
窓、67a……レジスト材(ネガ)、67b……レジスト材
(ポジ)、68a,68b……フォトマスク、70a,70b……遮光
パターン。
1 (a) to 1 (d) are explanatory cross-sectional views each showing a part of a wafer process according to an embodiment of the present invention, FIG. 1 (e) is a plan view of a bonding window, and FIG. FIG. 3 is a schematic cross-sectional view for explaining the structure of the semiconductor device obtained by the above embodiment; FIG. FIG. 5 is a partially enlarged view showing a state of forming a pellet on a wafer in the above embodiment, FIG. 5 is an explanatory sectional view showing a part of a wafer process which is another embodiment of the present invention, and FIGS. (E) is an explanatory sectional view showing a part of the wafer process in the conventional technique. DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Semiconductor substrate, 2 ... Pellet, 3A ... N well layer, 3B ... P well layer, 4 ... Field oxide film, 5 ... Gate electrode, 6 ... Diffusion layer, 7 ...
... interlayer insulating film, 8 ... wiring layer, 10 ... bonding pad, 11 ... insulating film, 12 ... chelate film, 13 ... protective film,
14 ... bonding window, 15 ... resist material, 16 ... photomask, 17 ... light shielding pattern, 18 ... lead frame, 18 a ... inner lead, 18 b ... lead, 20 ... silver paste, 21 ... … Wire, 22 …… bonding ball,
23 ... resin, 24 ... dicing line, 61 ... semiconductor substrate, 62 ... bonding pad, 63 ... insulating film, 64
... Chelate film, 65 ... Protective film, 66 ... Bonding window, 67a ... Resist material (negative), 67b ... Resist material (positive), 68a, 68b ... Photomask, 70a, 70b ... Light shielding pattern.

フロントページの続き (56)参考文献 特開 昭59−229829(JP,A) 特開 昭60−15948(JP,A) 特開 昭63−37640(JP,A) 特開 平1−166527(JP,A) 特開 昭63−86550(JP,A) 特開 昭63−299253(JP,A)Continuation of the front page (56) References JP-A-59-229829 (JP, A) JP-A-60-15948 (JP, A) JP-A-63-37640 (JP, A) JP-A-1-166527 (JP) JP-A-63-86550 (JP, A) JP-A-63-299253 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上のボンディングパッドを覆う
絶縁膜と、この絶縁膜を覆うポリイミド系の合成樹脂か
らなる保護膜とをエッチングして、前記ボンディングパ
ッドの直上にボンディング用窓を開孔する際、前記保護
膜上に形成したフォトレジスト材をそのまま残着させる
ことにより、前記フォトレジスト材と前記保護膜の残存
部とで積層保護マスクを形成し、次いで、前記積層保護
マスクを用いて前記絶縁膜をエッチングすることによ
り、開孔部のエッジラインが一致した前記ボンディング
用窓を開孔してボンディングパッドを露出させ、露出さ
せたボンディングパッドに超音波併用ボンディングによ
りワイヤを接合し、その後、レジン封止することを特徴
とする半導体装置の製造方法。
An insulating film covering a bonding pad on a semiconductor substrate and a protective film made of a polyimide-based synthetic resin covering the insulating film are etched to form a bonding window directly above the bonding pad. At this time, by leaving the photoresist material formed on the protective film as it is, a laminated protective mask is formed with the photoresist material and the remaining portion of the protective film, and then the laminated protective mask is formed using the laminated protective mask. By etching the insulating film, the bonding window in which the edge line of the opening portion coincides is opened to expose the bonding pad, and a wire is bonded to the exposed bonding pad by ultrasonic combined bonding, and thereafter, A method for manufacturing a semiconductor device, comprising resin sealing.
【請求項2】前記フォトレジスト材がネガレジストであ
ることを特徴とする請求項1記載の半導体装置の製造方
法。
2. A method according to claim 1, wherein said photoresist material is a negative resist.
JP63055443A 1988-03-08 1988-03-08 Method for manufacturing semiconductor device Expired - Fee Related JP2664924B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63055443A JP2664924B2 (en) 1988-03-08 1988-03-08 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63055443A JP2664924B2 (en) 1988-03-08 1988-03-08 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH01228132A JPH01228132A (en) 1989-09-12
JP2664924B2 true JP2664924B2 (en) 1997-10-22

Family

ID=12998737

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63055443A Expired - Fee Related JP2664924B2 (en) 1988-03-08 1988-03-08 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2664924B2 (en)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229829A (en) * 1983-05-23 1984-12-24 Rohm Co Ltd Manufacture of semiconductor device
JPS6015948A (en) * 1983-07-08 1985-01-26 Hitachi Ltd Manufacture of semiconductor device
JPS6337640A (en) * 1986-07-31 1988-02-18 Nec Corp Manufacture of semiconductor device
JPS6386550A (en) * 1986-09-30 1988-04-16 Pioneer Electronic Corp Formation of multilayer interconnection layer
JPS63299253A (en) * 1987-05-29 1988-12-06 Oki Electric Ind Co Ltd Manufacture of semiconductor device
JPH01166527A (en) * 1987-12-23 1989-06-30 Oki Electric Ind Co Ltd Manufacture of semiconductor integrated circuit

Also Published As

Publication number Publication date
JPH01228132A (en) 1989-09-12

Similar Documents

Publication Publication Date Title
JP3516592B2 (en) Semiconductor device and manufacturing method thereof
TWI505433B (en) Chip package and fabrication method thereof
JP5607994B2 (en) Semiconductor integrated circuit device and manufacturing method thereof
US20020005568A1 (en) Semiconductor device and method for manufacturing
KR0178134B1 (en) Manufacture of semiconductor device
JPH10135270A (en) Semiconductor device and manufacture thereof
KR20060010099A (en) Method for manufacturing csp for wafer level stack package
JPH09330934A (en) Semiconductor device and its manufacture
US20060141750A1 (en) Semiconductor integrated device and method for manufacturing same
US7226814B2 (en) Semiconductor package device and method for fabricating the same
JP5337404B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2009064897A (en) Semiconductor device, and its manufacturing method
US9941236B2 (en) Semiconductor device having wire bonding connection and method for manufacturing the same
JP2664924B2 (en) Method for manufacturing semiconductor device
JP3599813B2 (en) Semiconductor device
JP3395747B2 (en) Manufacturing method of semiconductor integrated circuit
KR101059625B1 (en) Wafer level chip scale package and its manufacturing method
JP2004273592A (en) Semiconductor device and its fabricating process
JP2001308036A (en) Method for manufacturing semiconductor device
JP2004235612A (en) Method of manufacturing semiconductor device
CN1983573B (en) Semiconductor device and method for fabricating the same
JP2002026064A (en) Bonding pad structure of semiconductor element and its manufacturing method
JPH097975A (en) Semiconductor device and its manufacture
JP3917121B2 (en) Manufacturing method of semiconductor device
JP3521383B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees