JP2663730B2 - 明度検査装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計器の文字盤の表面、
ＬＳＩウェーハの表面等の各種被検査体の表面の明度を
画像処理の利用により検査するに適した明度検査装置に
関する。

【０００２】

【従来技術】従来、この種の明度検査装置においては、
適宜な照明を受けた状態にある被検査体の表面をテレビ
カメラにより撮影画像として撮影し、この撮影画像の明
度を、被検査体の表面の基準画像の明度と、画素毎に比
較して、その各明度差に基づいて被検査体の表面の適否
を検査するようにしたものがある。

【０００３】

【発明が解決しようとする課題】しかし、このような構
成においては、撮影画像と基準画像との間には、一般的
に照明の輝度変動や被検査体の表面自体のバラツキによ
り相対的に明度が変化することが多いため、全く同じと
判断したい被検査体の表面でも明度差が生じてしまい、
その結果、この明度差を解消するように補正する必要が
生じる。かかる場合、単一の撮影画像中において補正し
たい画像部分が複数存在すると、各画像部分について順
番に補正量を計算し、これら各補正量に応じ単一の撮影
画像から複数の補正撮影画像を形成し、かつ、これら各
補正撮影画像をそれぞれ基準画像と比較して明度の適否
の判断を行うこととなる。このことは、被検査体の表面
の明度の適否の判断にあたり、複雑な画像処理過程を必
要とすることを意味する。その結果、被検査体の表面の
明度検査のための処理速度が低下するのは勿論のこと、
メモリーの容量が大きくなるとともに回路構成が複雑と
なってコスト高を招くという不具合が生じる。これに対
し、本発明者等は、以下のようなことを確認した。例え
ば、撮影画像及び基準画像の互いに対応する画素領域の
各画素の明度をそれぞれＴsi及びＭsiとし、撮影画像の
各画素の明度Ｔsiの補正明度をＴsaiとし、 前記対応画
素領域に属する撮影画像の画素数をＮとし、撮影画像の
欠陥画素部とこれに対応する基準画像の画素部との各対
応画素同士間の明度差をＦi とすれば、次の数１及び数
２が成立する。但し、ｉ＝１、２、…、Ｎとする。

【数１】 Ｔsai＝Ｔsi−（１／Ｎ）・｛（Ｔs1−Ｍs1）＋（Ｔs2−Ｍs2）＋… ＋（ＴsN−ＭsN）｝

【数２】Ｆi＝Ｔsai−Ｍsi ここで、上述の対応画素領域における基準画像の各画素
の明度のー定値をＭfix とすると、次の数３及び数４が
成立する。

【数３】 Ｔsai＝Ｔsi−（１／Ｎ）・（Ｔs1＋Ｔs2＋…＋ＴsN）＋Ｍfix

【数４】Ｆi＝Ｔsai−Ｍsi ＝Ｔsi−（１／Ｎ）・（Ｔs1＋Ｔs2＋…＋ＴsN） しかして、この数４によれば、Ｔsiと（１／Ｎ）・（Ｔ
s1＋Ｔs2＋…＋ＴsN）との差、即ち、Ｔsiと前記対応画
素領域の各Ｔsiの平均値との間の明度差でもって、Ｆi
が決まることが分かる。かかる場合、数４の第２式に
は、基準画像の画素の明度Ｍsiが関与していないので、
明度差Ｆiの決定にあたり、基準画像の画素の明度Ｍsi
のバラツキを考慮する必要もないことが分かる。以上の
ようなことは、撮影画像及び基準画像の各全対応画素に
ついて成立する。そこで、本発明は、上述のような認識
のもとに、明度検査装置において、基準画像の各画素の
明度に代えて、撮影画像の各画素の明度の平均化を有効
に活用して、そのメモリーの容量の増大や回路構成の複
雑化を招くことなく、被検査体の表面の明度の検査処理
速度を高めようとするものである。

【０００４】

【課題を解決するための手段】上記課題の解決にあた
り、本発明の構成は、被検査体の互いに異なる明度の少
なくとも第１及び第２の表面部を有する表面を適宜な照
明のもとに画像として撮影する撮影手段と、前記撮影画
像を被検画像として記憶する撮影画像記憶手段と、前記
表面の正常な画像を基準画像として記憶する基準画像記
憶手段と、前記第１表面部に対応する第１画素領域及び
前記第２表面部に対応する第２画素領域にそれぞれ属す
る画素毎に前記基準画像の各画素によるアドレス指定に
応じ前記撮影画像の各画素の明度を累積し第１及び第２
の明度累積データとする明度累積手段と、前記第１及び
第２の画素領域にそれぞれ属する画素毎に前記基準画像
の各画素によるアドレス指定に応じ前記撮影画像の各画
素の数を計数し第１及び第２の画素計数データとする画
素計数手段と、前記第１明度累積データに対する前記第
１画素計数データによる除算及び前記第２明度累積デー
タに対する前記第２画素計数データによる除算を行いそ
れぞれ第１及び第２の除算データとする除算手段と、前
記第１画素領域に属する前記被検画像の各画素の明度と
前記第１除算データとの間の明度差及び前記第２画素領
域に属する前記被検画像の各画素の明度と前記第２除算
データとの間の明度差を演算しこれら各明度差に基づき
前記被検画像の欠陥部を明度欠陥データとする明度差演
算手段とを備えるようにしたことにある。

【０００５】

【作用】このように本発明を構成したことにより、前記
被検査体の表面を適宜な照明のもとに画像として前記撮
影手段により撮影すれば、前記撮影画像記憶手段が、前
記撮影画像を被検画像として記憶し、前記明度累積手段
が、前記第１及び第２の画素領域にそれぞれ属する画素
毎に、前記基準画像記憶手段の記憶基準画像の各画素に
よるアドレス指定に応じ、前記撮影画像の各画素の明度
を累積し第１及び第２の明度累積データとし、前記画素
計数手段が、前記第１及び第２の画素領域にそれぞれ属
する画素毎に前記記憶基準画像の各画素によるアドレス
指定に応じ前記撮影画像の各画素の数を計数し第１及び
第２の画素計数データとし、前記除算手段が、前記第１
明度累積データに対する前記第１画素計数データによる
除算及び前記第２明度累積データに対する前記第２画素
計数データによる除算を行いそれぞれ第１及び第２の除
算データとし、かつ、前記明度差演算手段が、前記第１
画素領域に属する前記被検画像の各画素の明度と前記第
１除算データとの間の明度差及び前記第２画素領域に属
する前記被検画像の各画素の明度と前記第２除算データ
との間の明度差を演算しこれら各明度差に基づき前記被
検画像の欠陥部を明度欠陥データとする。

【０００６】

【発明の効果】このように、上述のような各明度累積デ
ータ及び各画素計数データに基づく各除算データの演算
のもとに、前記明度差演算手段が、その明度差の演算に
あたり、前記被検画像の各画素の明度とこれに対応する
前記基準画像の各画素の明度とに代えて、前記被検画像
の各画素の明度とこれに対応する前記各除算データのい
ずれか（即ち、前記被検画像の各画素の明度の前記各画
素領域のいずれかにおける平均値）とにより行うので、
前記撮影画像や基準画像の各画素の明度に前記第１或い
は第２の画素領域内毎にバラツキがあっても、上述の従
来技術の解決課題で述べたような複数の補正基準画像の
形成を不必要とし、その結果、被検査体の明度の検査
が、不必要な記憶容量の増大を招くことなく、かつ画像
処理回路構成を複雑にすることなく、迅速に行える。ま
た、前記基準画像は、上述したように、アドレス指定の
ために使用するのみなので、従来のように、被検画像の
各画素の明度との比較のために、基準画像の各画素の明
度のバラツキを管理する必要もない。

【０００７】

【実施例】以下、本発明の一実施例を図面により説明す
ると、図１は、本発明に係る明度検査装置の全体構成を
示している。この明度検査装置は、テレビカメラＴｃを
有しており、このテレビカメラＴｃは、スピードメータ
１０（図４参照）の文字盤１１の互いに異なる複数個の
被検査部１２（図４にて四角１３で囲われた部分により
そのー例を示す）の各々を、その明度分布のもとに撮影
し、後述する画面同期信号発生回路４０からの各画面同
期信号の立ち下がりに順次応答して、これら各撮影画像
を、その各撮影画像毎に、シリアルデータ（以下、撮影
画像データという）として出力する。但し、文字盤１１
の背景部１１ａ、目盛部１１ｂ及び文字部１１ｃは、互
いに異なる色彩で印刷されている。このことは、背景部
１１ａ、目盛部１１ｂ及び文字部１１ｃが、互いに異な
る明度を有することを意味する。従って、前記各撮影画
像データは、背景部１１ａ、目盛部１１ｂ及び文字部１
１ｃの明度のいずれかにより特定される。リセットスイ
ッチＳＷは、そのリセット操作により、リセット信号を
発生する。Ａ−Ｄ変換器２０は、テレビカメラＴｃから
の各撮影画像データを、これら各撮影画像データ毎に、
画素同期クロック回路３０からの各画素同期クロック信
号に順次応答してディジタルデータ（以下、被検画像デ
ータＴ（ｘ，ｙ）という）に変換する。但し、Ｔ（ｘ，
ｙ）において、（ｘ，ｙ）は、前記各撮影画像の各画素
の位置座標を表す。従って、Ｔ（ｘ，ｙ）は、座標
（ｘ，ｙ）における画素の明度をも表す。画素同期クロ
ック回路３０は、所定発振周波数にて画素同期クロック
信号を繰り返し発生する。画面同期信号発生回路４０
は、明度検査装置の作動開始と同時に作動状態におかれ
て、画素同期クロック回路３０からの各画素同期クロッ
ク信号を計数しその所定数（所定周期（例えば、３３
（ｍｓｅｃ）に対応する）の計数毎に繰り返し画面同期
信号を発生する。

【０００８】画面カウンタ５０は、リセットスイッチＳ
Ｗからのリセット信号に応答してリセットされて、画面
同期信号発生回路４０から順次生ずる各画面同期信号を
計数する。画素カウンタ６０は、画面同期信号発生回路
４０からの各画面同期信号の立ち下がりに応答して繰り
返しリセットされて、画素同期クロック回路３０からの
各画素同期クロック信号を計数し、各計数結果を、各フ
レームメモリＭf1〜Ｍfnのいずれかを指定するに必要な
第１〜第ｎのアドレス信号のいずれかを発生する。デコ
ーダ７０は、画面カウンタ５０の計数値を解読し、この
解読結果に応じ、各フレームメモリＭf1〜Ｍfnのいずれ
かを表すデコード信号を発生し各フレームメモリＭf1〜
Ｍfnのイネーブル端子のいずれかに付与する。各フレー
ムメモリＭf1〜Ｍfnは、文字盤１１の各被検査部１２の
正常な基準画像をそれぞれ予め記憶している。しかし
て、各フレームメモリＭf1〜Ｍfnのいずれかが、デコー
ダ７０からのデコード信号により選択されてその基準画
像をシリアルデータ（以下、基準画像データＭ（ｘ，
ｙ）という）として欠陥強調回路８０（図１〜図３参
照）に出力する。但し、Ｍ（ｘ，ｙ）において、（ｘ，
ｙ）は、上述のＴ（ｘ，ｙ）における場合と同様であ
り、Ｍ（ｘ，ｙ）は、Ｔ（ｘ，ｙ）に対応する。従っ
て、Ｍ（ｘ，ｙ）は、基準画像上の座標（ｘ，ｙ）にお
ける画素の明度をも表す。

【０００９】欠陥強調回路８０は、図２に示すごとく、
クロック回路８１ａを有しており、このクロック回路８
１ａは、所定発信周波数にてクロック信号を繰り返し発
生する。ｎビットのカウンタ８１ｂは、画面同期信号発
生回路４０からの各画面同期信号に応答し繰り返しリセ
ットされて、クロック回路８１ａから順次生ずるクロッ
ク信号を計数し、これら各計数結果に応じ、最上位の桁
に相当する出力端子ＱMSB から２進信号を繰り返し発生
する。論理回路８２は、ＯＲゲート８２ａを有してお
り、このＯＲゲート８２ａは、画面同期信号発生回路４
０からの各画面同期信号又は画素同期クロック回路３０
からの各画素クロック信号の反転信号をゲート信号Ｇａ
として発生する。ＡＮＤゲート８２ｂは、カウンタ８１
ｂからの２進信号の反転信号のハイレベル下及び画面同
期信号発生回路４０からの各画面同期信号のハイレベル
下にて、クロック回路８１ａからの各クロック信号を順
次ＯＲゲート８２ｄに出力する。ＡＮＤゲート８２ｃ
は、画面同期信号発生回路４０からの各画面同期信号の
ハイレベル下にて、画素同期クロック回路３０からの各
画素同期クロック信号の反転信号を順次ＯＲゲート８２
ｄに出力する。ＯＲゲート８２ｄは、両ＡＮＤゲート８
２ｂ、８２ｃからの各出力信号のいずれかをゲート信号
Ｇｂとして発生する。ＡＮＤゲート８２ｅは、画面同期
信号発生回路４０からの各画面同期信号のハイレベル下
にて、カウンタ８１ｂからの各２進信号を順次ＯＲゲー
ト８２ｇに出力する。ＡＮＤゲート８２ｆは、画面同期
信号発生回路４０からの各画面同期信号のローレベル下
にて、画素同期クロック回路３０からの各画素同期クロ
ック信号の反転信号を順次ＯＲゲート８２ｇに出力す
る。ＯＲゲート８２ｇは、両ＡＮＤゲート８２ｅ、８２
ｆからの各出力信号のいずれかをゲート信号Ｇｃとして
発生する。Ｄ型フリップフロップ８２ｋは、画面同期信
号発生回路４０からの各画面同期信号のローレベルに応
答してリセットされて、カウンタ８１ｂからの各２進信
号に応答して直流電源（図示しない）からの直流電圧
（＋Ｖｄ）をその反転レベルにて反転出力端子Ｑneg か
ら出力信号Ｇｄとして発生する。ＡＮＤゲート８２ｈ
は、カウンタ８１ｂからの各２進信号のハイレベル下及
び画面同期信号発生回路４０からの各画面同期信号のハ
イレベル下にて、クロック回路８１ｂからの各クロック
信号を順次ＯＲゲート８２ｉに出力する。ＯＲゲート８
２ｉは、画面同期信号発生回路４０からの各画面同期信
号の反転信号又はＡＮＤゲート８２ｈからの各出力クロ
ック信号をゲート信号Ｇｅとして発生する。ＯＲゲート
８２ｊは、画面同期信号発生回路４０からの各画面同期
信号又は画素同期クロック回路３０からの各画素クロッ
ク信号をゲート信号Ｇｆとして発生する。

【００１０】３ステートバッフア ８３は、論理回路８２
のフリップフロップ８２ｋからの出力信号Ｇｄのローレ
ベルに応答して、フリップフロップ（図示しない）から
のローレベルの出力を、両メモリ８３ｅ、８３ｆに付与
してこれら両メモリ８３ｅ、８３ｆの記憶内容をクリア
する。但し、前記フリップフロップは、画面同期信号発
生回路４０からの画面同期信号のハイレベル時における
反転出力をローレベル出力として３ステートバッフア ８
３に出力し、また、画面同期信号発生回路４０から画面
同期信号のローレベル時における反転出力をハイレベル
出力として後述する加算器８３ｂに出力する。加算器８
３ａは、ＯＲゲート８２ｊからのゲート信号Ｇｆ、即ち
画面同期信号発生回路４０からの画面同期信号のローレ
ベル下にて画素同期クロック回路３０から順次生ずる各
画素クロック信号に応答し、Ａ−Ｄ変換器２０から順次
生じる各被検画像データＴ（ｘ，ｙ）、即ち各座標
（ｘ，ｙ）における画素の明度をラッチ８３ｃの現段階
におけるラッチデータに順次加算する。ラッチ８３ｃ
は、ＯＲゲート８２ａからのゲート信号Ｇａ、即ち画面
同期信号発生回路４０からの画面同期信号のローレベル
下にて画素同期クロック回路３０から順次生ずる各画素
クロック信号の反転信号に応答し、メモリ８３ｅからの
出力記憶明度累積データを繰り返しラッチする。メモリ
８３ｅは、そのクリア後、ＯＲゲート８２ｄからのゲー
ト信号Ｇｂのローレベル下にて、 デイジタルスイッチ８
５ａを介し、各フレームメモリＭf1〜Ｍfnのいずれかか
ら順次出力される各基準画像データＭ（ｘ，ｙ）をアド
レス信号として受けて、これら各アドレス信号により指
定される加算器８３ａからの各加算データを、文字盤１
１の背景部１１ａ、目盛部１１ｂ及び文字部１１ｃにそ
れぞれ対応する各画素領域（以下、各画素領域Ｒ1、Ｒ
2、Ｒ3という）毎に 累積し第１、第２及び第３の明度
累積データとして記憶する。一方、メモリ８３ｅは、Ｏ
Ｒゲート８２ｇからのゲート信号Ｇｃのローレベル下に
て、デイジタルスイッチ８５ａを介し、 各フレームメモ
リＭf1〜Ｍfnのいずれかから順次出力される各基準画像
データＭ（ｘ，ｙ）をアドレス信号として受けて、これ
ら各アドレス信号により指定される画素の属する明度累
積データ（即ち、第１、第２或いは第３の明度累積デー
タ）を読み出してラッチ８３ｃ及び除算器８４に出力す
る。

【００１１】加算器８３ｂは、ＯＲゲート８２ｊからの
ゲート信号Ｇｆ、即ち画面同期信号発生回路４０からの
画面同期信号のローレベル下にて画素同期クロック回路
３０から順次生ずる各画素クロック信号に応答し、前記
フリップフロップからのハイレベルの出力、即ちデイジ
タル値 「１」を、ラッチ８３ｄの現段階におけるラッ
チデータに繰り返し加算する。ラッチ８３ｄは、ＯＲゲ
ート８２ａからのゲート信号Ｇａ、即ち画面同期信号発
生回路４０からの画面同期信号のローレベル下にて画素
同期クロック回路３０から順次生ずる各画素クロック信
号の反転信号に応答し、メモリ８３ｆの出力記憶計数デ
ータを繰り返しラッチする。メモリ８３ｆは、そのクリ
ア後、ＯＲゲート８２ｄからのゲート信号Ｇｂのローレ
ベル下にて、デイジタルスイッチ８５ａを介し、各フレ
ームメモリＭf1〜Ｍfn のいずれかから順次出力される
各基準画像データＭ（ｘ，ｙ）をアドレス信号として受
けて、これら各アドレス信号により指定される画素の属
する加算器８３ｂからの各加算データを、 各画素領域
Ｒ1、Ｒ2、Ｒ3毎に計数し第１、第２及び第３の画素計
数データとして記憶する。一方、メモリ８３ｆは、ＯＲ
ゲート８２ｇからのゲート信号Ｇｃのローレベル下に
て、デイジタルスイッチ８５ａ を介し、各フレームメモ
リＭf1〜Ｍfnのいずれかから順次出力される各基準画像
データＭ（ｘ，ｙ）をアドレス信号として受けて、これ
ら各アドレス信号により指定される画素の属する画素計
数データ（即ち、第１、第２或いは第３の画素計数デー
タ）を読み出してラッチ８３ｄ及び除算器８４に出力す
る。

【００１２】除算器８４は、メモリ８３ｅからの第１明
度累積データをメモリ８３ｆからの第１画素計数データ
で除して第１除算データとし、メモリ８３ｅからの第２
明度累積データをメモリ８３ｆからの第２画素計数デー
タで除して第２除算データとし、かつメモリ８３ｅから
の第３明度累積データをメモリ８３ｆからの第３画素計
数データで除して第３除算データとして順次メモリ８６
に出力する。 デイジタルスイッチ８５ａは、画面同期信
号発生回路４０からの画面同期信号に応答してローレベ
ル状態Ｌ又はハイレベル状態Ｈに交互に切り替えられ
て、ハイレベル状態Ｈにてカウンタ８１ｂからのアドレ
ス信号を各メモリ８３ｅ、８３ｆに付与し、また、ロー
レベル状態Ｌにて、各フレームメモリＭf1〜Ｍfnのいず
れかから順次出力される各基準画像データＭ（ｘ，ｙ）
をアドレス信号として各メモリ８３ｅ、８３ｆに付与す
る。分周器８５ｂは、画面同期信号発生回路４０からの
各画面同期信号に順次応答して、これら各画面同期信号
の周波数を１／２に分周し分周信号として順次発生す
る。カウンタ８１ｂは、クロック回路８１ａから順次生
じるクロック信号を計数しこれら各計数結果をアドレス
信号として 両デイジタルスイッチ ８５ａ、８６ａに付
与する。デイジタルスイッチ ８６ａは、画面同期信号発
生回路４０からの各画面同期信号に応答してローレベル
状態Ｌ（又はハイレベル状態Ｈ）に切り替えられる。し
かして、このデイジタルスイッチ８６ａは、そのハイレ
ベル状態Ｈにて、カウン タ８１ｂからの各アドレス信
号を順次メモリ８６に付与し、一方、そのローレベル状
態Ｌにて、 デイジタルスイッチ８８ｃを介し両フレーム
メモリＭd1、Ｍd2のいずれかから出力される記憶データ
をアドレス信号としてメモリ８６に付与する。メモリ８
６は、画面同期信号発生回路４０からの各画面同期信号
のハイレベル下におけるＯＲゲート８２ｉからの各ゲー
ト信号Ｇｅの発生のもとに、 デイジタルスイッチ８６ａ
を介するカウンタ８１ｂからの各アドレス信号による指
定により除算器８４からの第１、第２或いは第３の除算
データを順次記憶する。また、このメモリ８６は、画面
同期信号発生回路４０からの各画面同期信号のローレベ
ル下にて、デイジタルスイッチ ８８ｃを介する両フレー
ムメモリＭd1、Ｍd2のいずれかからの各出力データによ
る指定により、この指定に係る第１、第２或いは第３の
記憶除算データをメモリ８９に順次出力する。

【００１３】デイジタルスイッチ８８ａは、 分周器８５
ｂから順次生ずる各分周信号に応答してローレベル状態
Ｌ（又は、ハイレベル状態Ｈ）に交互に切り替えられ
て、各フレームメモリＭf1〜Ｍf2からのいずれかの基準
画像データＭ（ｘ，ｙ）を、順次交互に、ローレベル状
態Ｌ又はハイレベル状態ＨにてフレームメモリＭd1又は
フレームメモリＭd2に出力する。 デイジタルスイッチ８
８ｂは、分周器８５ｂから順次生ずる各分周信号に応答
してローレベル状態Ｌ（又は、ハイレベル状態Ｈ）に交
互に切り替えられて、Ａ−Ｄ変換器２０からの被検画像
データＴ（ｘ，ｙ）を、順次交互に、ローレベル状態Ｌ
又はハイレベル状態ＨにてフレームメモリＭd3又はフレ
ームメモリＭd4に出力する。 両フレームメモリＭd1、
Ｍd2は、デイジタルスイッチ８８ａからの各出力データ
を順次交互に記憶する。両フレームメモリＭd3、Ｍd4
は、デイジタルスイッチ ８８ｂからの各出力データを順
次交互に記憶する。デイジタルスイッチ８８ｃは、 分周
器８５ｂから順次生ずる各分周信号に応答してローレベ
ル状態Ｌ（又は、ハイレベル状態Ｈ）に交互に切り替え
られて、フレームメモリＭd1の記憶データ又はフレーム
メモリＭd2の記憶データを、ローレベル状態Ｌ又はハイ
レベル状態Ｈにてデイジタルスイッチ８６ａに出力す
る。デイジタルスイッチ８８ｄは、分周器８５ｂから順
次生ずる各分周信号に応答してローレベル状態Ｌ（又
は、ハイレベル状態Ｈ）に交互に切り替えられて、フレ
ームメモリＭd3の記憶データ又はフレームメモリＭd4の
記憶データを、ローレベル状態Ｌ又はハイレベル状態Ｈ
にてメモリ８９に出力する。 但し、両デイジタルスイッ
チ８８ｃ、８８ｄが共にハイレベル状態Ｈ（又は、ロー
レベル状態Ｌ）にあるとき、 上述の両デイジタルスイッ
チ８８ａ、８８ｂが共にローレベル状態Ｌ（又は、ハイ
レベル状態Ｈ）にある。メモリ８９は、減算機能を有す
るもので、このメモリ８９は、 デイジタルスイッチ８８
ｄからの出力データとメモリ８６からの出力データとの
減算差を演算して記憶する。Ｄ−Ａ変換器９０は、欠陥
強調回路８０を介する画面同期信号発生回路４０からの
画面同期信号のローレベル中に、画素同期クロック回路
３０からの各画素クロック信号に応答して、メモリ８９
からの減算差記憶データを順次アナログ変換し、アナロ
グデータとして デイスプレイ１００に出力する。このデ
イスプレイ １００は、テレビジョンにより構成されて、
Ｄ−Ａ変換器９０からのアナログデータを表示する。

【００１４】以上のように構成した本実施例において、
本発明装置を作動状態におけば、画面同期信号発生回路
４０が画素同期クロック回路３０から順次生ずる画素ク
ロック信号に応じて画面同期信号を繰り返し発生する。
また、リセットスイッチＳＷからリセット信号を発生さ
せれば、画面カウンタ５０がリセットされて画面同期信
号発生回路４０からの各画面同期信号を順次計数する。
また、論理回路８２のフリップフロップ８２ｋが、カウ
ンタ８１ｂのリセットに伴うクロック回路８１ａからの
クロック信号に対する計数作動に応じ、ゲート信号Ｇｄ
を生ずる。しかして、このゲート信号Ｇｄが立ち下がる
と、３ステートバッフア８３が、 そのローレベル出力
を、両メモリ８３ｅ、８３ｆにその各記憶内容をクリア
すべく付与する。このとき、デイジタルスイッチ ８５ａ
が、画面同期信号発生回路４０からの画面同期信号に応
答してハイレベル状態Ｈにある。従って、両メモリ８３
ｅ、８３ｆが、その各記憶内容を、カウンタ８１ｂから
クロック回路８１ａとの協働によりデイジタルスイッチ
８５ａを介し順次生ずる各アドレス信号による指定のも
とに、３ステートバッフア８３からのローレベル出力に
応じクリアする。

【００１５】また、適宜な照明のもとにテレビカメラＴ
ｃによりスピードメータ１０の文字盤１１の一被検査部
１２（図４及び図５（Ａ）参照）を撮影するとともに画
面同期信号発生回路４０から現段階で生じている画面同
期信号が立ち下がると、被検査部１２の撮影画像が撮影
画像データとしてテレビカメラＴｃからＡ−Ｄ変換器２
０に出力されてこのＡ−Ｄ変換器２０により被検画像デ
ータＴ（ｘ，ｙ）にディジタル変換されて欠陥画像強調
回路８０に出力される。このとき、上述のような画面同
期信号の立ち下がりに伴う分周器８５ｂからの分周信号
の発生に応答して、両デイジタルスイッチ８８ａ、８８
ｂが共にローレベル状態Ｌになり、一方、両デイジタル
スイッチ ８８ｃ、８８ｄが共にハイレベル状態Ｈにな
る。また、デコーダ７０が、画面カウンタ５０の計数値
に応じ、フレームメモリＭf1を指定するものとする。但
し、このフレームメモリＭf1には、図４及び図５（Ａ）
に示したー被検査部１２の正常画像（図５（Ｂ）参照）
が基準画像データＭ（ｘ，ｙ）として予め記憶されてい
るものとする。しかして、フレームメモリＭf1が、デコ
ーダ７０による指定のもとに、その記憶基準画像データ
Ｍ（ｘ，ｙ）を欠陥画像強調回路８０に出力する。図５
（Ａ）にて示す被検査部１２において、符号１１ｄは、
同被検査部１２の背景部１１ａにおける欠陥部を示す。

【００１６】上述のように被検画像データＴ（ｘ，ｙ）
及び基準画像データＭ（ｘ，ｙ）が欠陥画像強調回路８
０に出力されると、加算器８３ａが、論理回路８２から
のゲート信号Ｇｆの立ち上がりにて、Ａ−Ｄ変換器２０
からの被検画像データＴ（ｘ，ｙ）をラッチ８３ｃのラ
ッチ明度累積データ（現段階では、上述のようにクリア
されている）と加算し、メモリ８３ｅが、同加算データ
を、論理回路８２から生ずるゲート信号Ｇｂの立ち上が
りに応答し、 デイジタルスイッチ８５ａを介するフレー
ムメモリＭf1からの基準画像データＭ（ｘ，ｙ）による
アドレス指定のもとに明度累積データ（例えば、第１明
度累積データ）として記憶する。すると、ラッチ８３ｃ
が、論理回路８２からのゲート信号Ｇａの立ち上がりに
て、上述のメモリ８３ｅの記憶明度累積データをラッチ
する。以下、論理回路８２から順次それぞれ生じる各ゲ
ート信号Ｇｆの立ち上がり、各ゲート信号Ｇｂの立ち上
がり及び各ゲート信号Ｇａの立ち上がりにて、加算器８
３ａによる加算作用、メモリ８３ｅによる第１、第２或
いは第３の明度累積データの記憶作用及びラッチ８３ｃ
による同記憶明度累積データラッチ作用が、その後のＡ
−Ｄ変換器２０からの各被検画像データＴ（ｘ，ｙ）及
びデイジタルスイッチ ８５ａを介するフレームメモリＭ
f1からの各基準画像データＭ（ｘ，ｙ）によるアドレス
指定に応じて、順次繰り返し行われる。

【００１７】一方、加算器８３ｂが、論理回路８２から
のゲート信号Ｇｆの立ち上がりにて、前記フリップフロ
ップからのハイレベル出力、即ちデイジタル値 「１」に
ラッチ８３ｄのラッチ計数データ（現段階では、上述の
ようにクリアされている）を加算し、メモリ８３ｆが、
同加算データを、論理回路８２から生ずるゲート信号Ｇ
ｂの立ち上がりに応答し、デイジタルスイッチ ８５ａを
介するフレームメモリＭf1からの基準画像データＭ
（ｘ，ｙ）によるアドレス指定のもとに画素累積データ
（例えば、第１画素累積データ）として記憶する。する
と、ラッチ８３ｄが、論理回路８２からのゲート信号Ｇ
ａの立ち上がりにて、上述のメモリ８３ｆの記憶画素累
積データをラッチする。以下、論理回路８２から順次そ
れぞれ生じる各ゲート信号Ｇｆの立ち上がり、各ゲート
信号Ｇｂの立ち上がり及び各ゲート信号Ｇａの立ち上が
りにて、加算器８３ｂによる加算作用、メモリ８３ｆに
よる第１、第２或いは第３の画素累積データの記憶作用
及びラッチ８３ｄによる同画素累積データラッチ作用
が、その後のデイジタルスイッチ ８５ａを介するフレー
ムメモリＭf1からの各基準画像データＭ（ｘ，ｙ）によ
るアドレス指定に応じて、順次繰り返し行われる。ま
た、上述のようなデイジタルスイッチ ８８ａのローレベ
ル状態Ｌへの切り替えのもとに、フレームメモリＭd1
が、フレームメモリＭf1からの基準画像データＭ（ｘ，
ｙ）を記憶し、一方、 上述のようなデイジタルスイッチ
８８ｂのハイレベル状態Ｈへの切り替えのもとに、フレ
ームメモリＭd3が、Ａ−Ｄ変換器２０からの被検画像デ
ータＴ（ｘ，ｙ）を記憶する。

【００１８】このようにして、ー被検査部１２に対する
撮影画像（図５（Ａ）参照）及び正常画像（図５（Ｂ）
参照）にそれぞれ対応する被検画像データＴ（ｘ，ｙ）
及び基準画像データＭ（ｘ，ｙ）の第１〜第３の明度累
積データ及び第１〜第３の画素累積データの記憶並びに
当該被検画像データＴ（ｘ，ｙ）及び基準画像データＭ
（ｘ，ｙ）の記憶が終了した後、画面同期信号発生回路
４０からの画面同期信号が立ち上がると、デイジタルス
イッチ８５ａがハイレベル状態になると同時に、デイジ
タルスイッチ８６ａがハイレベル状態Ｈになる。する
と、メモリ８３ｅが、論理回路８２からのゲート信号Ｇ
ｃの立ち下がりのもとに、デイジタルスイッチ ８５ａを
介するカウンタ８１ｂからの各アドレス信号による指定
に応じ、第１、第２及び第３の記憶明度累積データを順
次除算器８４に順次出力し、一方、メモリ８３ｆが、論
理回路８２からのゲート信号Ｇｃの立ち下がりのもと
に、デイジタルスイッチ ８５ａ を介するカウンタ８１
ｂからの各アドレス信号による指定に応じ、第１、第２
及び第３の記憶画素累積データを順次除算器８４に順次
出力する。すると、除算器８４が、第１記憶明度累積デ
ータを第１記憶画素計数データで除し、第２記憶明度累
積データを第２記憶画素計数データで除し、かつ第３記
憶明度累積データを第３記憶画素計数データで除して、
第１、第２及び第３の除算データとして順次メモリ８６
に出力する。しかして、メモリ８６が、論理回路８２か
らの各ゲート信号Ｇｅの立ち上がりにて、デイジタルス
イッチ ８６ａを介するカウンタ８１ｂからの各アドレ
ス信号による指定に応じ、上述の第１、第２及び第３の
除算データを記憶する。然る後、カウンタ８１ｂの出力
ＱMSBが立ち上がると、各メモリ８３ｅ、８３ｆの記憶
内容が、上述したと同様に、クリアされる。

【００１９】また、上述と同様にしてテレビカメラＴｃ
によりスピードメータ１０の文字盤１１の他の被検査部
１２（例えば、図４及び図５（Ａ）にて図示被検査部１
２の隣接被検査部）を撮影するとともに、画面同期信号
発生回路４０からの画面同期信号が立ち下がると、他の
被検査部１２の撮影画像が他の撮影画像データとしてテ
レビカメラＴｃからＡ−Ｄ変換器２０に出力されてこの
Ａ−Ｄ変換器２０により他の被検画像データＴ（ｘ，
ｙ）にディジタル変換されて欠陥画像強調回路８０に出
力される。このとき、上述のような画面同期信号の立ち
下がりに伴う分周器８５ｂからの分周信号の発生に応答
して、各デイジタルスイッチ ８８ａ、８８ｂが共にハイ
レベル状態Ｈになり、一方、各デイジタルスイッチ ８８
ｃ、８８ｄが共にローレベル状態Ｌになる。また、デコ
ーダ７０が、画面カウンタ５０の計数値に応じ、フレー
ムメモリＭf2を指定するものとする。但し、このフレー
ムメモリＭf2には、上述の他の被検査部１２の正常画像
が他の基準画像データＭ（ｘ，ｙ）として予め記憶され
ているものとする。しかして、フレームメモリＭf2が、
デコーダ７０による指定のもとに、その記憶基準画像デ
ータＭ（ｘ，ｙ）を欠陥強調回路８０に出力する。

【００２０】上述のように他の被検画像データＴ（ｘ，
ｙ）及び他の基準画像データＭ（ｘ，ｙ）が欠陥強調回
路８０に出力されると、加算器８３ａが、論理回路８２
からのゲート信号Ｇｆの立ち上がりにて、Ａ−Ｄ変換器
２０からの他の被検画像データＴ（ｘ，ｙ）をラッチ８
３ｃのラッチ明度累積データ（現段階では、上述のよう
にクリアされている）と加算し、メモリ８３ｅが、同加
算データを、論理回路８２から生ずるゲート信号Ｇｂの
立ち上がりに応答し、 デイジタルスイッチ８５ａを介す
るフレームメモリＭf2からの他の基準画像データＭ
（ｘ，ｙ）によるアドレス指定のもとに他の明度累積デ
ータ（例えば、他の第１明度累積データ）として記憶す
る。すると、ラッチ８３ｃが、論理回路８２からのゲー
ト信号Ｇａの立ち上がりにて、上述のメモリ８３ｅの他
の記憶明度累積データをラッチする。以下、論理回路８
２から順次それぞれ生じる各ゲート信号Ｇｆの立ち上が
り、各ゲート信号Ｇｂの立ち上がり及び各ゲート信号Ｇ
ａの立ち上がりにて、加算器８３ａによる加算作用、メ
モリ８３ｅによる各他の第１、第２或いは第３の明度累
積データの記憶作用及びラッチ８３ｃによる同記憶明度
累積データラッチ作用が、その後のＡ−Ｄ変換器２０か
らの各他の被検画像データＴ（ｘ，ｙ）及び デイジタル
スイッチ８５ａを介するフレームメモリＭf2からの各他
の基準画像データＭ（ｘ，ｙ）によるアドレス指定に応
じて、順次繰り返し行われる。

【００２１】一方、加算器８３ｂが、論理回路８２から
のゲート信号Ｇｆの立ち上がりにて、前記フリップフロ
ップからのハイレベル出力、即ちデイジタル値 「１」に
ラッチ８３ｄのラッチ計数データ（現段階では、上述の
ようにクリアされている）を加算し、メモリ８３ｆが、
同加算データを、論理回路８２から生ずるゲート信号Ｇ
ｂの立ち上がりに応答し、デイジタルスイッチ ８５ａを
介するフレームメモリＭf2からの他の基準画像データＭ
（ｘ，ｙ）によるアドレス指定のもとに他の画素計数デ
ータ（例えば、他の第１画素計数データ）として記憶す
る。すると、ラッチ８３ｄが、論理回路８２からのゲー
ト信号Ｇａの立ち上がりにて、上述のメモリ８３ｆの他
の記憶画素計数データをラッチする。以下、論理回路８
２から順次それぞれ生じる各ゲート信号Ｇｆの立ち上が
り、各ゲート信号Ｇｂの立ち上がり及び各ゲート信号Ｇ
ａの立ち上がりにて、加算器８３ｂによる加算作用、メ
モリ８３ｆによる各他の第１、第２或いは第３の画素計
数データの記憶作用及びラッチ８３ｄによる同画素計数
データラッチ作用が、 その後のデイジタルスイッチ８５
ａを介するフレームメモリＭf2からの各他の基準画像デ
ータＭ（ｘ，ｙ）によるアドレス指定に応じて、順次繰
り返し行われる。また、上述のような デイジタルスイッ
チ８８ａのハイレベル状態Ｈへの切り替えのもとに、フ
レームメモリＭd2が、フレームメモリＭf2からの他の基
準画像データＭ（ｘ，ｙ）を記憶し、一方、上述のよう
なデイジタルスイッチ ８８ｂのハイレベル状態Ｈへの切
り替えのもとに、フレームメモリＭd4が、Ａ−Ｄ変換器
２０からの他の被検画像データＴ（ｘ，ｙ）を記憶す
る。

【００２２】また、上述のようにデイジタルスイッチ ８
６ａがローレベル状態Ｌになるとともに、デイジタルス
イッチ ８８ｃがハイレベル状態Ｈになっているため、
メモリ８６が、画面同期信号発生回路４０からの画面同
期信号の上述のような立ち下がりのもとにフレームメモ
リＭd1 の記憶基準画像データＭ（ｘ，ｙ）を各デイジタ
ルスイッチ８８ｃ、８６ａを介しアドレス信号として受
けて、その第１〜第３の除算データを順次メモリ８９に
出力しアドレスとして供与する。また、上述のようにデ
イジタルスイッチ ８８ｄがハイレベル状態Ｈになってい
るため、メモリ８９が、同デイジタルスイッチ ８８ｄを
介しフレームメモリＭd3から記憶被検画像データタＴ
（ｘ，ｙ）を順次出力されメモリ８９のアドレスとして
供与されて、これら各被検画像データＴ（ｘ，ｙ）と上
述の第１、第２或いは第３の除算データとの間の記憶減
算を行いその結果を出力する。かかる場合、当該減算
は、画素領域Ｒ1 に属する被検画像データＴ（ｘ，ｙ）
と第１除算データとの間、画素領域Ｒ2 に属する被検画
像データＴ（ｘ，ｙ）と第２除算データとの間及び画素
領域Ｒ3 に属する被検画像データＴ（ｘ，ｙ）と第３除
算データとの間において、それぞれ行われる。しかし
て、メモリ８９は、同各減算データを欠陥強調画像を表
すデータ（以下、欠陥強調画像データという）としてＤ
−Ａ変換器９０に出力する。かかる場合、すると、この
Ｄ−Ａ変換器９０が、メモリ８９からの欠陥強調画像デ
ータをアナログ変換しアナログデータとしてデイスプレ
イ １００に出力する。このため、このデイスプレイ１０
０ が、Ｄ−Ａ変換器９０からのアナログデータに基づ
き被検査部１２の背景部１１ａにおける欠陥部１１ｄを
図５（Ｃ）に示すごとく表示する。

【００２３】以上説明したように、文字盤１１のー被検
査部１２（図５（Ａ）参照）の欠陥検査にあたり、同被
検査部１２のテレビカメラＴｃによる撮影画像を表すー
連の被検画像データＴ（ｘ，ｙ）を、フレームメモリＭ
f1のー連の記憶基準画像データＭ（ｘ，ｙ）によるアド
レス指定のもとに各画素領域Ｒ1、Ｒ2及びＲ3 毎に第
１、第２及び第３の明度累積データとしてメモリ８３ｅ
によりそれぞれ累積記憶し、同ー連の被検画像データＴ
（ｘ，ｙ）の数を、フレームメモリＭf1のー連の記憶基
準画像データＭ（ｘ，ｙ）によるアドレス指定のもとに
各画素領域 Ｒ1、Ｒ2及びＲ3毎に第１、第２及び第３の
画素計数データとしてメモリ８３ｆによりそれぞれ計数
記憶し、同ー連の被検画像データＴ（ｘ，ｙ）をフレー
ムメモリＭd3により記憶し、フレームメモリＭf1のー連
の記憶基準画像データＭ（ｘ，ｙ）をフレームメモリＭ
d1により記憶する。ついで、メモリ８３ｅの第１、第２
及び第３の記憶明度累積データをメモリ８３ｆの第１、
第２及び第３の記憶画素計数データにより第１、第２及
び第３の除算データとしてそれぞれ除算器８４によって
除算し、これら第１、第２及び第３の除算データをメモ
リ８６により記憶し、このメモリ８６の第１、第２及び
第３の記憶除算データをフレームメモリＭd1のー連の記
憶基準画像データＭ（ｘ，ｙ）によるアドレス指定のも
とに読みだしてメモリ８９に記憶し、フレームメモリＭ
d3の各記憶被検画像データＴ（ｘ，ｙ）と第１、第２或
いは第３の記憶除算データとの間の減算を、画素領域Ｒ
1、Ｒ2或いはＲ3に対応する両データ同士毎に、 メモリ
８９により行なって減算結果を欠陥強調画像データとし
てＤ−Ａ変換器９０を介しデイスプレイ １００により表
示する。かかる場合、メモリ８９においては、フレーム
メモリＭd3の各記憶被検画像データＴ（ｘ，ｙ）との減
算対象が、第１、第２或いは第３の記憶除算データ、即
ち各被検画像データＴ（ｘ，ｙ）の画素領域Ｒ1、Ｒ2或
いはＲ3 毎の平均化明度となっているため、各基準画像
データＭ（ｘ，ｙ）の明度のバラツキとはかかわりな
く、安定した欠陥強調画像を精度よく表示し得るととも
に、各画素領域Ｒ1、Ｒ2及びＲ3毎の基準画像データを
その明度のバラツキに応じて補正して各補正基準画像を
複数準備するというような不具合を伴うことなく、か
つ、メモリーの容量の増大や回路構成の複雑化を招くこ
となく、被検査部１２の表面の明度の検査処理速度を高
め得る。また、基準画像データは、上述のように、アド
レス指定のためにのみ使用するので、基準画像データや
被検画像データの各画素の明度にバラツキがあっても、
これに影響されることがなく、その結果、メモリ８９に
おける被検画像データとの比較にあたり、従来のように
基準画像の各画素の明度を適正に管理するという煩わし
さもない。

【００２４】なお、本発明の実施にあたっては、スピー
ドメータ１０の文字盤に限ることなく、各種計器の文字
盤の表面、ＬＳＩウェハーの異明度表面部を有する表面
等の良否の検査に本発明を適用し得る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す全体構成図である。

【図２】図１の欠陥強調回路における論理回路の回路構
成図である。

【図３】同欠陥強調回路の残余の回路構成図である。

【図４】スピードメータの文字盤の破断正面図である。

【図５】同文字盤における部分拡大画像、部分拡大基準
画像及び欠陥強調部をそれぞれ表す図である。

【符号の説明】

Ｍf1〜Ｍfn、Ｍd1〜Ｍd4…フレームメモリ、Ｔｃ…テレ
ビカメラ、１０…スピードメータ、１１…文字盤、１１
ａ…背景部、１１ｂ…目盛部、１１ｃ…文字部、３０…
画素同期クロック回路、４０…画素同期信号発生回路、
５０…画面カウンタ、６０…画素カウンタ、７０…デコ
ーダ、８０…欠陥強調回路、８１ａ…クロック回路、８
１ｂ…カウンタ、８２…論理回路，８３ａ、８３ｂ…加
算器、８３ｃ、８３ｄ…ラッチ、８３ｅ、８３ｆ、８
６、８９…メモリ、８４…除算器、８５ａ、８６ａ、８
８ａ〜８８ｄ…デイジタルスイッチ、８５ｂ…分周器。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 被検査体の互いに異なる明度の少なくと
   も第１及び第２の表面部を有する表面を適宜な照明のも
   とに画像として撮影する撮影手段と、前記撮影画像を被
   検画像として記憶する撮影画像記憶手段と、前記表面の
   正常な画像を基準画像として記憶する基準画像記憶手段
   と、前記第１表面部に対応する第１画素領域及び前記第
   ２表面部に対応する第２画素領域にそれぞれ属する画素
   毎に前記基準画像の各画素によるアドレス指定に応じ前
   記撮影画像の各画素の明度を累積し第１及び第２の明度
   累積データとする明度累積手段と、前記第１及び第２の
   画素領域にそれぞれ属する画素毎に前記基準画像の各画
   素によるアドレス指定に応じ前記撮影画像の各画素の数
   を計数し第１及び第２の画素計数データとする画素計数
   手段と、前記第１明度累積データに対する前記第１画素
   計数データによる除算及び前記第２明度累積データに対
   する前記第２画素計数データによる除算を行いそれぞれ
   第１及び第２の除算データとする除算手段と、前記第１
   画素領域に属する前記被検画像の各画素の明度と前記第
   １除算データとの間の明度差及び前記第２画素領域に属
   する前記被検画像の各画素の明度と前記第２除算データ
   との間の明度差を演算しこれら各明度差に基づき前記被
   検画像の欠陥部を明度欠陥データとする明度差演算手段
   とを備えてなる明度検査装置。