JP2639810B2

JP2639810B2 - マトリクス表示パネルの駆動回路

Info

Publication number: JP2639810B2
Application number: JP62229494A
Authority: JP
Inventors: 外与志河田; 哲也小林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-09-16
Filing date: 1987-09-16
Publication date: 1997-08-13
Anticipated expiration: 2012-08-13
Also published as: JPS6473391A

Description

【発明の詳細な説明】〔概要〕複数の走査電極とデータ電極とを直交配置したマトリ
クス表示パネルの駆動回路に関し、発光セルの輝度の低下を防止し、表示品質を向上する
ことを目的とし、表示データをシフトするシフトレジスタと、該シフト
レジスタの内容に対応して前記データ電極にデータ電圧
を印加するデータドライバと、シフトデータをシフトす
るシフトレジスタと、該シフトレジスタの内容に対応し
て前記走査電極に走査電圧を印加する走査ドライバとか
ら構成され、前記走査ドライバは、前記シフトレジスタ
の各段の出力信号を加えるゲート回路と、該ゲート回路
の出力信号に従って走査電圧を出力するプッシュプル出
力段とを備え、前記ゲート回路は、前記シフトレジスタ
の出力信号と、後段のゲート回路からの信号とが入力さ
れ、後段のプッシュプル出力段からの走査電圧の立上り
開始と、前段のプッシュプル出力段からの走査電圧の立
下り開始とほぼ同時或いは先になるように制御する構成
とした。

〔産業上の利用分野〕

本発明は、複数の走査電極とデータ電極とを直交配置
したマトリクス表示パネルの駆動回路に関するものであ
る。

EL（エレクトロルミネッセント）を発光層とし、その
両面に絶縁層を介して複数の走査電極とデータ電極とを
直交配置したマトリクス表示パネルは、順次走査電圧が
印加される走査電極と、データ電圧が選択されて印加さ
れるデータ電極との交点のセルが発光し、その発光セル
の組合せにより、文字，図形等の表示が行われるもので
ある。このようなマトリクス表示パネルの表示品質を一
層向上させることが要望されている。

〔従来の技術〕

第８図はマトリクス表示パネルの駆動回路の要部ブロ
ック図であり、マトリクス表示パネル51は、走査電極S1
〜Smとデータ電極D1〜DnとをEL等の発光層を介して直交
配置したものであり、表示データはシフトレジスタ52に
シフトされて、データ電極D1〜Dn分の表示データが蓄積
されると、データドライバ53からデータ電極D1〜Dnにデ
ータ電圧が印加され、又シフトレジスタ54にシフトデー
タが順次シフトされ、そのシフトデータの出力信号に対
応して走査ドライバ55から走査電極S1〜Smのうちの１本
の走査電極に走査電圧が印加され、その走査電極上のセ
ルは、データ電圧に対応して発光する。

従来例の走査ドライバは、例えば、第９図に示すよう
に、走査電極Si対応のゲート回路56と、プッシュプル出
力段57とから構成され、ゲート回路56は、インバータ58
と排他的オア回路59とオフ回路60とアンド回路61とから
構成されている。そして、シフトレジスタ54の出力信号
と、極性信号POLとタイミング信号STBとが入力されて、
プッシュプル出力段57に制御信号を出力する。

プッシュプル出力段57は、ｐチャネルFET（電界効果
トランジスタ）62と、ｎチャネルFET（電界効果トラン
ジスタ）63とから構成され、相対的に高電位レベルの電
圧VH1又は低電位レベルの電圧VH2が走査電圧として走査
電極Siに加えられる。ここで説明の便宜上、電圧VH1を
正極性の電圧、電圧VH2を負極性の電圧として説明す
る。

シフトレジスタ54の“1"のシフトデータがゲート回路
56に加えられ、極性信号POL及びタイミング信号STBが共
に“1"の場合、オア回路60及びアンド回路61の出力信号
は“0"となり、ｐチャネルFET62のみがオンとなるか
ら、正極性の電圧VH1が走査電圧として走査電極Siに印
加される。又極性信号POLが前述の場合と反対に“0"で
あると、オア回路60及びアンド回路61の出力信号は“1"
となり、ｎチャネルFET63のみがオンとなるから、負極
性の電圧VH2が走査電圧として走査電極Siに印加され
る。

シフトレジスタ54の出力信号が“0"となると、オア回
路60の出力信号は“1"、アンド回路61の出力信号は“0"
となって、ｐチャネルFET62とｎチャネルFET63とは共に
オフとなり、走査電極Siはフローティング状態となる。

第10図及び第11図は従来例の第１フレーム及び第２フ
レームの動作説明図であり、各図の（ａ），（ｂ），
（ｃ）は水平走査期間Ｈ毎にシフトデータがシフトされ
たシフトレジスタ54の出力信号、（ｄ）は極性信号POL
で、第10図は“0"の場合、第11図は“1"の場合を示す。
又（ｅ）はタイミング信号STB、（ｆ）〜（ｋ）は、３
個のゲート回路56の出力信号、（ｌ），（ｍ），（ｎ）
はプッシュプル出力段の出力電圧で、点線はプシュプル
出力段のｐチャネルFET62とｎチャネルFET63とが共にオ
フとなり、走査電極がフローティング状態であることを
示す。

例えば、（ａ）に示すシフトレジスタ54の出力信号
と、第10図の（ｄ）に示す“0"の極性信号POLと、
（ｅ）に示すタイミング信号STBとがゲート回路56に加
えられると、ゲート回路56のオア回路60からは（ｆ）に
示す信号が出力され、アンド回路61からは（ｇ）に示す
信号が出力される。そして、オア回路60及びアンド回路
61の出力信号が“1"の時には、ｎチャネルFET63がオン
となって、負極性の電圧VH2が出力され、次にタイミン
グ信号STBが“0"となると、オア回路60及びアンド回路6
1の出力信号が“0"となるから、ｐチャネルFET62がオン
となる。従って、（１）に示すように、電圧VH2が走査
電極の容量とｎチャネルFET63のオン抵抗との関係によ
り、印加電圧は次第に立上る波形となり、最終的には電
圧VH2となる。そして、ｎチャネルFET63をオフ、ｐチャ
ネルFET62をオンとすると、走査電極に充電されていた
電荷が放電して、電圧VH1の電位となる。その場合も、
ｐチャネルFET62のオン抵抗等により次第に立下る波形
となる。

第11図の場合は、極性信号POLが“1"であるから、走
査電極には（ｌ），（ｍ），（ｎ）に示すように電圧VH
1をピーク電圧とする走査電圧が印加される。従って、
第１フレームと第２フレームとに対応した極性信号POL
によって、走査電圧の極性を反転することができる。

第12図は従来例の駆動電圧波形説明図であり、（ａ）
はデータ電圧、（ｂ），（ｃ），（ｄ）は走査電極に印
加する走査電圧、（ｅ），（ｆ），（ｇ）はセルに印加
される電圧を示す。又−Vpは第１フレームに於いて印加
するペデスタル電圧で、第２フレームに於いては＋Vpの
ペデスタル電圧とし、このペデスタル電圧上に走査電圧
が重畳されて走査電極に印加されるものである。即ち、
前述のプッシュプル出力段からの電圧がペデスタル電圧
に重畳されることになる。

例えば、マトリクス表示パネル51の発光閾値電圧Vth
を200Vとすると、ペデスタル電圧Vpは155V、走査電圧Vs
は45V、データ電圧Vdは25Vに選定され、合計の電圧が発
光閾値電圧Vth以上の225Vとなる。

第１フレームに於いて、データ電圧が０で（ｂ）に示
すようにペデスタル電圧Vpに重畳された走査電圧Vsが走
査電極に印加されると、その走査電極とデータ電圧０の
データ電極との交点のセルには、（ｅ）に示すVp＋Vs＝
200Vが印加され、この電圧は、発光閾値電圧Vthを超え
ないから、そのセルは発光しない。

次に水平走査期間にVdのデータ電圧が印加され、
（ｃ）に示すようにペデスタル電圧Vpに重畳された走査
電圧Vsが走査電極に印加されると、その走査電極とデー
タ電圧Vdのデータ電極との交点のセルには、（ｆ）に示
すVA＝Vp＋Vs＋Vd＝225Vとなり、発光閾値電圧Vth＝200
V以上となるから、そのセルは発光する。

〔発明が解決しようとする問題点〕

マトリクス表示パネル51は、例えば、ELを発光層と
し、データ電極D1〜Dnを1024本とし、走査電極S1〜Smを
750本とした大型の表示パネルも実現している。このよ
うなマトリクス表示パネル51の走査電極S1〜Smに走査電
圧を加える走査ドライバ55のオン抵抗は、約500Ω程度
となる。又走査電極S1〜Smは容量性負荷となるものであ
り、従って、走査ドライバ55から走査電圧を印加した時
に、その立上り及び立下りは、第12図に示すように、CR
時定数に従った時間t1,t3となる。

例えば、１走査期間を10μＳとすると、前述のマトリ
クス表示パネル51の走査電極S1〜Smに走査電圧を印加し
た時の立上り時間t1及び立下り時間t3は、約４μＳとな
り、ピーク電圧の時間t2は約２μＳとなる。

このピーク電圧の時間t2が短いことは、等価的にパル
ス幅を狭くしたことに相当し、表示輝度が低下すること
になる。マトリクス表示パネルを大型化すればする程、
走査電極S1〜Smの容量は大きくなるから、立上り時間t1
及び立下り時間t3は長くなり、それによってピーク電圧
の時間t2は一層短くなって、所望の時間を確保できない
場合も生じる。従って、大型化した場合の表示品質が低
下する欠点があった。

本発明は、発光セルの輝度の低下を防止し、表示品質
を向上することを目的とするものである。

〔問題点を解決するための手段〕

本発明のマトリクス表示パネルの駆動回路は、走査電
圧の立下りと同時或いはそれ以前に次の走査電極に対す
る走査電圧の立上りを開始させるもので、第１図を参照
して説明する。

複数の走査電極S1〜Smと、複数のデータ電極D1〜Dnと
を、EL等の発光層を介して直交配置したマトリクス表示
パネル１の駆動回路に於いて、表示データをシフトする
シフトレジスタ２と、このシフトレジスタ２の内容に対
応してデータ電極D1〜Dnにデータ電圧を印加するデータ
ドライバ３と、シフトデータをシフトするシフトレジス
タ４と、このシフトレジスタ４の内容に対応して走査電
極S1〜Smに走査電圧を印加する走査ドライバ５とから構
成され、走査ドライバ５は、シフトレジスタ４の各段の
出力信号を加えるゲート回路６と、このゲート回路６の
出力信号によって走査電圧を出力するプッシュプル出力
段７とを備えている。

前記ゲート回路６は、シフトレジスタ４の出力信号
と、ゲート回路６に隣接するゲート回路に対するシフト
レジスタ４の出力信号又はこの出力信号を遅延させた信
号と入力し、このゲート回路６対応のプッシュプル出力
段７のプッシュ動作又はプル動作と、このゲート回路６
に隣接するゲート回路対応のプッシュプル出力段のプル
動作又はプッシュ動作とを並行させて制御するアンド回
路，オア回路等の論理ゲートを有するものである。

〔作用〕

シフトレジスタ４の出力信号をゲート回路６とそれに
隣接するゲート回路とに加えることにより、ゲート回路
６対応のプッシュプル出力段７のプッシュ動作又はプル
動作と、隣接するゲート回路対応のプッシュプル出力段
のプル動作又はプッシュ動作とを並行させ、走査電圧の
立上り開始と立下り開始とをほぼ同時又は遅延させるこ
とによって、ピーク電圧の時間を長くする。即ち、印加
電圧の等価パルス幅を広くして、表示輝度を高くするこ
とができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は本発明の一実施例の走査ドライバの要部説明
図であり、11はシフトレジスタ、12−1,12−2,12−3,・
・・はゲート回路、13−1,13−2,13−3,・・・はプッシ
ュプル出力段、14〜16はインバータ、17〜20はアンド回
路、21,22はオア回路、23はｐチャネルFET、24はｎチャ
ネルFET、S1,S2,S3,・・・は走査電極、POLは極性信
号、VH1,VH2は正極性及び負極性の電圧である。

ゲート回路12−1,12−2,12−3,・・・は、それぞれシ
フトレジスタ11の各段の出力信号が加えられ、又後段の
ゲート回路のインバータ14の出力信号が前段のゲート回
路のアンド回路17に加えられ、又後段のゲート回路のア
ンド回路20の入力信号が前段のゲート回路のアンド回路
19に加えられる。又極性信号POLが各ゲート回路のアン
ド回路18,19に直接、アンド回路17,20にインバータ15,1
6を介してそれぞれ加えられる。又シフトレジスタ11の
出力信号は、インバータ14を介してアンド回路18に、又
直接アンド回路20に加えられる。そして、アンド回路1
7,18の出力信号がオア回路21を介してプッシュプル出力
段のｐチャネルFET23のゲートに加えられ、アンド回路1
9,20の出力信号がオア回路22を介してプッシュプル出力
段のｎチャネルFET24のゲートに加えられる。

極性信号POLが“0"の第１フレームに於いて、シフト
レジスタ11のシフトデータが矢印方向に順次シフトさ
れ、ゲート回路12−２に加えられるシフトレジスタ11の
出力信号が“1"から“0"に、そのゲート回路12−２より
後段のゲート回路12−３に加えられるシフトレジスタ11
の出力信号が“0"から“1"に切替えられた時、ゲート回
路12−２のアンド回路20の出力信号は“1"から“0"に変
化し、アンド回路17の出力信号は“1"から“0"に変化す
る。従って、プッシュプル出力段13−２のｎチャネルFE
T24はオンからオフに移行し、ｐチャネルFET23はオフか
らオンに移行する。従って、出力電圧は、電圧VH2から
電圧VH1に切替えられ、走査電極S2の充電電荷は放電さ
れ、走査電圧の立下りが開始される。

又ゲート回路12−３のアンド回路20の出力信号が“0"
から“1"に変化し、又アンド回路17の出力信号は“1"の
ままであるから、プッシュプル出力段13−３のｎチャネ
ルFET24はオフからオンに移行し、ｐチャネルFET23はオ
フを継続する。従って、電圧VH2が出力され、走査電圧
の立上りが開始される。

従って、プッシュプル出力段13−３のｎチャネルFET2
4によるプル動作と、プッシュプル出力段13−２のｐチ
ャネルFET23によるプッシュ動作とが並行し、走査電極S
2に対する走査電圧の立下り開始と、走査電極S3に対す
る走査電圧の立上りの開始とがほぼ同時に行われ、ピー
ク電圧期間を延長することができる。

次にシフトレジスタ11のシフトデータがシフトされる
と、ゲート回路12−３にはシフトレジスタ11の“0"の出
力信号が加えられるから、ゲート回路12−２のアンド回
路17の出力信号が“1"となり、プッシュプル出力段13−
２のｐチャネルFET23はオフに移行し、走査電極S2はフ
ローティング状態となる。又プッシュプル出力段13−３
のｎチャネルFET24がオンからオフに移行し、ｐチャネ
ルFET23がオフからオンに移行する。

第２フレームに於いては、極性信号POLが反転して
“1"となる。従って、第１フレームの場合と反対に、シ
フトレジスタ11の“1"の出力信号が加えられた例えばゲ
ート回路12−２のオア回路21,22の出力信号が共に“0"
となり、プッシュプル出力段13−２のｐチャネルFET23
がオンとなり、ｎチャネルFET24はオフのままとなる。

次にシフトレジスタ11の“1"の出力信号がゲート回路
12−３に加えられると、ゲート回路12−３のオア回路2
1,22の出力信号は共に“0"となり、プッシュプル出力段
13−３のｐチャネルFET23がオンとなり、ｎチャネルFET
24はオフのままとなるから、走査電極S3に対する走査電
圧の立上り開始となり、又ゲート回路12−２に於いて
は、アンド回路18の出力信号が“1"となり、プッシュプ
ル出力段13−２のｐチャネルFET23はオフとなり、又ア
ンド回路19の出力信号が“1"となるから、プッシュプル
出力段13−２のｎチャネルFET24がオンとなり、走査電
極S2に対する走査電圧の立下りが開始される。

第３図及び第４図は本発明の一実施例の第１及び第２
フレームの動作説明図であり、（ａ），（ｂ），（ｃ）
はシフトレジスタ11の出力信号、（ｄ）は極性信号PO
L、（ｅ）〜（ｊ）はゲート回路12−１〜12−３からプ
ッシュプル出力段13−１〜13−３への出力信号、（ｋ）
〜（ｍ）はプッシュプル出力段13−１〜13−３の出力信
号を示す。又（ｋ）〜（ｍ）に於ける点線は、プッシュ
プル出力段のｐチャネルFET23とｎチャネルFET24とが共
にオフで、フローティング状態であることを示す。

第３図に於いては、（ｄ）に示すように、極性信号PO
Lは“0"であるから、（ｂ）に示すシフトレジスタ11の
出力信号の“1"がゲート回路12−２に加えられると、こ
のゲート回路12−２のオア回路21の出力信号は（ｇ）に
示すように、“1"であり、又オア回路22の出力信号は
（ｈ）に示すように“1"となる。この出力信号がプッシ
ュプル出力段13−２に加えられ、ｎチャネルFET24がオ
ンとなり、ｐチャネルFET23はオフのままである。従っ
て、（１）に示すように、走査電圧の立上りが開始され
る。

次にシフトレジスタ11の出力信号の“1"がゲート回路
12−３に加えられると、このゲート回路12−３のオア回
路21の出力信号は（ｉ）に示すように“1"であり、又オ
ア回路22の出力信号は（ｊ）に示すように“1"となる。
従って、プッシュプル出力段13−３のｎチャネルFET24
がオンとなり、ｐチャネルFET23はオフのままとなる。
そして、ゲート回路12−２では、オア回路21の出力信号
が（ｇ）に示すように、“0"となり、オア回路22の出力
信号が（ｈ）に示すように“0"となるから、プッシュプ
ル出力段13−２のｎチャネルFET24はオフとなり、ｐチ
ャネルFET23はオンとなる。

プッシュプル出力段13−３のｎチャネルFET24による
プル動作と、その前段に隣接するプッシュプル出力段13
−２のｐチャネルFET23によるプッシュ動作とが並行
し、（ｌ），（ｍ）に示すように、走査電極S3に対する
走査電圧の立上り開始と、走査電極S2に対する走査電圧
の立下り開始とをほぼ同時に行うことになる。又（ｍ）
に示すように、走査電極S3の走査電圧をVH2としている
期間、隣接する走査電極S2の走査電圧を、プッシュプル
出力段13−２のｐチャネルFET23（オン状態）によりVH1
にクランプしており、従って、走査電極S3に印加する走
査電圧により、隣接する走査電極S2のレベルは変動しな
いことになる。

第４図に於いては、極性信号POLが“1"であるから、
ゲート回路12−1,12−2,12−３の出力信号の関係が、
（ｅ）〜（ｊ）に示すように第３図の場合と比較して反
転するから、プッシュプル出力段13−1,13−2,13−３の
出力電圧も（ｋ）〜（ｍ）に示すように反対となる。

第５図は本発明の一実施例の駆動電圧波形説明図であ
り、（ａ）はデータ電圧、（ｂ），（ｃ），（ｄ）は走
査電極に印加する走査電圧、（ｅ），（ｆ），（ｇ）は
セルに印加される電圧を示す。従来例と同様に、第１フ
レームでは、図示のように、−Vpのペデスタル電圧を印
加し、それに走査電圧を重畳し、データ電圧Vdが加えら
れた時に、セルの印加電圧VAが発光閾値電圧Vth以上と
なるように選定され、第２フレームでは、各電圧の極性
を反転して、セルに印加される電圧極性が反転するよう
に構成されている。

本発明に於いては、前位の走査電極に対する走査電圧
の立下り開始（第３図に於けるVH2からVH1又は第４図に
於けるVH1からVH2）と、後位の走査電極に対する走査電
圧の立上り開始（第３図に於けるVH1からVH2又は第４図
に於けるVH2からVH1）とを同時に行い、又他の走査電極
はフローティング状態とし、データ電極にデータ電圧が
印加された時に、走査電圧を印加した走査電極対応のセ
ルに表示用の電圧が印加されることになり、それより前
位の走査電極は走査電圧印加前の電位に復帰されること
になる。

このような制御を、シフトレジスタとゲート回路とプ
ッシュプル出力段とにより行うもので、連続する水平走
査期間の各１水平走査期間毎に、選択した走査電極に対
する走査電圧の印加と、その前位の走査電極の走査電圧
印加前の元の電位状態の復帰とを並行して行い、１水平
走査期間にわたって走査電圧を印加することができる。
例えば、１水平走査期間Ｈを10μＳとし、走査電圧の立
上り時間t1と立下り時間t3とを従来例と同様にそれぞれ
約４μＳとする、ピーク電圧の時間t2は約６μＳとな
る。従って、従来例に比較してピーク電圧の時間t2を約
３倍に延長することが可能となり、表示輝度を高くする
ことが可能となった。

第６図は本発明の他の実施例の走査ドライバの要部説
明図であり、第２図に示す実施例と同一符号は同一部分
を示し、25,26は遅延回路である。この実施例は、後段
のプッシュプル出力檀からの走査電圧の立上り開始によ
り遅延回路25,26による遅延時間分遅れて、後段のプッ
シュプル出力段からの走査電圧の立下りを開始させるも
ので、更にピーク電圧の時間t2の延長を可能としたもの
である。

前述の実施例と同様に、第１フレームで極性信号POL
が“0"で、シフトレジスタ11の出力信号の“1"がゲート
回路12−２に加えられた時、オア回路21,2の出力信号は
“1"となり、プッシュプル出力段13−２のｎチャネルFE
T24がオンとなり、ｐチャネルFET23はオフを継続する。

次にシフトレジスタ11の出力信号の“1"がゲート回路
12−３に加えられると、その“1"及びインバータ14によ
り反転された“0"は、前段のゲート回路12−２に加えら
れるが、遅延回路25,26を介してアンド回路17,19に加え
られる。従って、ゲート回路12−３のオア回路22の出力
信号が“1"となって、プッシュプル出力段13−３のｎチ
ャネルFET24がオンとなり、走査電圧の立上りが開始さ
れる。

又ゲート回路12−２に於いては、アンド回路20の出力
信号が“0"となっても、アンド回路17の出力信号は“1"
であり、遅延回路25の遅延時間後に“0"となる。従っ
て、プッシュプル出力段13−２に於いては、ｎチャネル
FET24がオフとなっても、ｐチャネルFET23はオフ状態を
継続し、遅延回路25の遅延時間後にオンとなる。従っ
て、走査電極S2に対する走査電圧の立下りが、走査電極
S3に対する走査電圧の立上りよりも遅れて開始される。

シフトレジスタ11のシフトデータのシフトが更に進む
と、ゲート回路12−２のオア回路21の出力信号は“1"、
オア回路22の出力信号は“0"となるから、プッシュプル
出力段13−２のｐチャネルFET23とｎチャネルFET24とは
共にオフとなり、走査電極S2はフローティング状態とな
る。

又第２フレームに於いては、極性信号POLが“1"とな
り、シフトレジスタ11の“1"の出力信号に対応して、プ
ッシュプル出力段のｐチャネルFET23が先にオンとなっ
て、電圧VH1が出力され、走査電圧の立下り開始とな
る。又シフトデータがシフトされると、そのｐチャネル
FET23はオフとなり、遅延回路25,26の遅延時間後にｎチ
ャネルFET24がオンとなるから走査電圧の立下り開始と
なる。

第７図は本発明の他の実施例の駆動電圧波形説明図で
あり、（ａ）はデータ電圧、（ｂ）〜（ｅ）は走査電
圧、（ｆ）〜（ｉ）はセルに印加される電圧を示す。デ
ータ電圧Vdを印加したデータ電極と、ペデスタル電圧Vp
に重畳した走査電圧Vsを印加した走査電極との交点のセ
ルに、Vd＋Vp＋Vs＝VAの電圧が印加され、発光閾値電圧
Vth以上となるから、そのセルは発光し、データ電圧Vd
が印加されないデータ電極との交点のセルには、Vp＋Vs
の電圧が印加され、発光閾値電圧Vth以上とならないの
で、そのセルは発光しない。

例えば、第１フレームでは、前述のように極性信号PO
Lが“0"であり、時刻taにシフトレジスタ11の“1"の出
力信号がゲート回路12−２に加えられて、そのオア回路
22の出力信号が“1"となり、プッシュプル出力段13−２
のｎチャネルFET24がオンとなって、（ｃ）に示す走査
電圧の立上り（負極性）を開始し、次の時刻tbに、ゲー
ト回路12−１のオア回路21の出力信号が“0"となり、プ
ッシュプル出力段13−１のｐチャネルFET23がオンとな
って、（ｂ）に示す走査電圧（負極性）の立下り開始と
なる。

次の時刻tcに、シフトレジスタ11の“1"の出力信号が
ゲート回路12−３に加えられて、プッシュプル出力段13
−３のｎチャネルFET24がオンとなり、（ｄ）に示す走
査電圧の立上り開始となる。次の時刻tdに、ゲート回路
12−２のオア回路21の出力信号が“0"となり、プッシュ
プル出力段13−２のｐチャネルFET23がオンとなり、
（ｃ）に示す走査電圧の立下り開始となる。以下同様
に、時刻te,tgに走査電圧の立上り開始、時刻tf,thに走
査電圧の立下り開始とすることにより、（ｆ）〜（ｉ）
に示すような電圧がセルに印加される。

１水平走査期間Ｈを前述の実施例と同様に10μＳと
し、走査電圧の立上り時間を約４μＳとすると、時刻ta
で立上り開始となった走査電圧は、約４μＳ後の時刻t
b′にピーク電圧となる。そして、ta,tb間とtb,tb′間
との時間t1a,t1bをそれぞれ２μＳとすると、走査電圧
のピークは、時刻tb′から時刻tdまでの時間t2となり、
約８μＳとなる。従って、前述の実施例によりも更にピ
ーク電圧の時間t2を延長することができる。なお、時間
t1aは遅延回路25,26による遅延時間に相当し、この遅延
時間は、走査電圧とデータ電圧とが重畳されて、発光閾
値電圧Vth以上となる時間が、隣接走査電極上で重複し
ないように選定される。

又前段の走査電圧の立下り開始より先に後段の走査電
圧の立上り開始を行わせることから、データ電圧Vdが走
査電圧のピーク電圧となる時間t2と一致するように遅延
させることが望ましいことになり、このような時間合わ
せは、走査ドライバ側とデータドライバ側との何れか一
方或いは両方で容易に行うことができる。

前述のゲート回路及びプッシュプル出力段の構成は、
前述の実施例にのみ限定されるものではなく、種々の論
理構成及び出力トランジスタ構成を採用することができ
るものである。

更に前述の実施例は、走査ドライバの低耐圧化を達成
する為、走査電圧をペデスタル電圧に重畳する駆動波形
に適用した場合を説明しているが、走査ドライバの耐圧
が許容できる範囲で、ペデスタル電圧レベルを任意に設
定することが可能である。従って、走査ドライバの耐圧
が充分に高ければ、ペデスタル電圧を印加する必要がな
くなる（±Vp＝０）。

又前述の実施例では、説明の簡略化の為、データドラ
イバへの制御信号は、シフトレジスタから直接入力され
る構成になっているが、通常は、データを一時保持する
ラッチ回路を設ける構成が採られている。又走査ドライ
バ側についても同様であり、シフトレジスタと走査ドラ
イバとの間に、シフトデータを一時記憶する為のラッチ
回路を設けた構成を採ることができる。

〔発明の効果〕

以上説明したように、本発明は、マトリクス表示パネ
ルの駆動回路に於ける走査電極S1〜Sm対応のゲート回路
6,12−1,12−2,・・・は、シフトレジスタ4,11の出力信
号と、隣接するゲート回路に対するシフトレジスタ4,11
の出力信号又はこの出力信号を遅延回路25,26等によっ
て遅延させた信号とを入力し、隣接するゲート回路対応
のプッシュプル出力段7,13−1,13−2,・・・のｐチャネ
ルFET23等によるプッシュ動作と、ｎチャネルFET24等に
よるプル動作とを並行させることにより、隣接する走査
電極に対する走査電圧の立下り開始と立上り開始とをほ
ぼ同時又は遅延させて、走査電圧のピーク電圧となる時
間t2を従来例に比較して延長し、表示輝度を高くできる
利点がある。更に、隣接する一方の走査電極に走査電圧
を印加している時に、他方の走査電極をクランプ状態と
し、一方の走査電極に印加する走査電圧によるレベル変
動を抑圧し、安定表示を可能とすることができる利点が
ある。又その為のゲート回路6,12−1,12−2,・・・は、
オア回路やアンド回路の論理ゲートによる比較的簡単な
構成で実現できる利点がある。

従って、マトリクス表示パネル１を大型化した場合で
も、各セルに印加する電圧のパルス幅を等価的に広くし
て輝度を高くし、表示品質を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例の走査ドライバの要部説明図、第３図及び第４図は本
発明の一実施例の第１フレーム及び第２フレームの動作
説明図、第５図は本発明の一実施例の駆動電圧波形説明
図、第６図は本発明の他の実施例の走査ドライバの要部
説明図、第７図は本発明の他の実施例の駆動電圧波形説
明図、第８図は駆動回路の要部ブロック図、第９図は従
来例の走査ドライバの要部回路図、第10図及び第11図は
従来例の第１フレーム及び第２フレームの動作説明図、
第12図は従来例の駆動電圧波形説明図である。１はマトリクス表示パネル、D1〜Dnはデータ電極、S1〜
Smは走査電極、2,4はシフトレジスタ、３はデータドラ
イバ、５は走査ドライバ、６はゲート回路、７はプッシ
ュプル出力段である。

Claims

(57)【特許請求の範囲】

【請求項１】複数の走査電極（S1〜Sm）と、複数のデー
タ電極（D1〜Dn）とを直交配置したマトリクス表示パネ
ル（１）の駆動回路に於いて、表示データをシフトするシフトレジスタ（２）と、該シ
フトレジスタ（２）の内容に対応して前記データ電極
（D1〜Dn）にデータ電圧を印加するデータドライバ
（３）と、水平走査期間毎にシフトデータをシフトする
シフトレジスタ（４）と、該シフトレジスタ（４）の出
力信号に対応して前記走査電極（S1〜Sm）に走査電圧を
印加する走査ドライバ（５）とから構成され、前記走査ドライバ（５）は、前記シフトレジスタ（４）
の各段から順次シフト出力される出力信号を加える前記
走査電極対応のゲート回路（６）と、該ゲート回路
（６）の出力信号に従って走査電圧を出力する前記走査
電極対応のプッシュプル出力段（７）とを備え、前記走査電極対応のゲート回路（６）は、前記シフトレ
ジスタ（４）の出力信号と、該ゲート回路（６）に隣接
する前記走査電極対応のゲート回路に対する前記シフト
レジスタ（４）の出力信号又は該出力信号を遅延させた
信号とを入力し、該ゲート回路（６）対応の前記プッシ
ュプル出力段（７）のプッシュ動作又はプル動作と、該
ゲート回路（６）に隣接するゲート回路対応のプッシュ
プル出力段のプル動作又はプッシュ動作とを並行させて
制御し、連続する前記水平走査期間の各１水平走査期間
毎に、前記シフトデータにより選択された走査電極への
走査電圧の印加動作と、該走査電極に対して直前に選択
された走査電極への走査電圧の印加終了動作と、非選択
の他の走査電極に対するフローティング動作とを並行さ
せて行う論理ゲートを有することを特徴とするマトリクス表示パネルの駆動回路。