JP2637977C

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Publication number: JP2637977C
Authority: JP
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Publication date: 1999-10-04

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶ディスプレイや、プラズマ・ディスプレイ、蛍光表示管等の、
表示体を駆動する多出力ドライバ回路の回路方式に関する。〔従来の技術〕従来の大出力電流、大出力電圧を有する相補型金属半導体（以下C−MOS）出力
のドライバは第２図（ａ）の様に、出力ドライバ部、Ｐチャンネルトランジスタ
（以下Pch−Tr）及びＮチャンネル・トランジスタ（以下Nch−Tr）のゲートを接
続して同一な制御信号で駆動していた。〔発明が解決しようとする問題点〕しかし第２図（ａ）の様な回路では、出力のスイッチング時に、Pch-Tr、Nch
−TrがＯＮ、ＯＮ状態になるので両方のTrを通って、過大なショート電流が流れ
る。またそのショート電流は、前段制御回路の出力の立ち上り、立ち下りの応答
時間が長くなれば、なるだけ流れつづける。そこでドライバ駆動用信号の立ち上
り、立ち下がり応答時間を短縮するためにドライバ前段に出力ドライバより小さ
いバッファ用インバータを数段入れる等をした。しかし、数段入れたインバータ
にもショート電流は流れるし、ドライバ部のショート電流は除去出来ない。この
ショート電流は集積回路（以下IC）の消費電流を増加させる。また熱を発生する
。この熱はドライバ出力数を増加させる程に増加するしドライバON、OFF周波数
を上げれば上げる程増加するため、パッケージ等の外部要因からの制約、たとえ
ば、パッケージの許容損失により制限され、ドライバの多出力化や高速動作は不
可能であった。また、過大なショート電流は、電源電圧を変動を起こし、IC内部
のデータを反転させてしまったり、他の電源ノイズに敏感な回路にも影響を及ぼ
し、誤動作を起こす事がある。ショート電流を無くす方法としては第２図（ｂ）の様に出力ドライバ前段回路
に遅延回路を含み位相差を付けた信号を、出力ドライバ、Pch、−Tr、Nch−Trの
ゲート信号として別々に入力する方法がある。しかしこの回路では、出力ドライ
バ部の電源電圧が、高電圧になると、データ転送部等（以下ロジック部）の信号を、高電圧信号に交換する。レベルシフト回路の応答時間が長くなるため、出
力ドライバ、Pch−Tr、Nch−Trのゲート信号の位相差をかなり、大きく取る必要
がある。よって、位相差を大きくするために、ディレイ回路内の容量や抵抗の面
積が大きくなる。このディレイ回路が各出力ドライバの数だけ付く事になるので
、ICチップの面積が増大してしまう。また、内蔵容量や抵抗のバラツキによって、出力ドライバ、ON、OFFの伝達時
間に、各出力間で差が生じてしまい、プラズマ・ディスプレイ等の高速で動作す
るディスプレイでは、色むら等の悪い症状が現われる等の問題点があった。本発明の多出力ドライバは、以上の様な問題点を解決するもので、その目的と
する所は、ドライ、バの多出力可能、高速動作可能、安価なパッケージ実装可能
とするために出力ドライバ部のショート電流を無くし、消費電流を少なくすると
ともに、ICチップ面積の増大を防ぐことにある。〔問題点を解決するための手段〕上記問題点を解決するために、本発明のドライバ回路は、駆動出力を固定する制御信号と、入力データと、の論理をとった第１の信号に
より非導通に制御される第１のトランジスタと、前記制御信号を遅延時間分遅延
した遅延信号と、前記入力データと、の論理をとった第２の信号により導通に制
御される第２のトランジスタとを備え、該第１のトランジスタと該第２のトラン
ジスタとが直列接続され該接続点から前記駆動出力が取り出されてなる回路を複
数具備し、前記制御信号と前記遅延信号とが前記複数の各回路に共通に入力されてなり、前記制御信号の入力のタイミングから前記第２のトランジスタが導通に制御さ
れるまでの時間が、該制御信号の入力のタイミングから前記第１のトランジスタ
が非導通に制御されるまでの時間より長くなるように前記遅延信号の遅延時間が
設定されてなることを特徴とする。また、本発明のドライバ回路の駆動方法は、ドライバ回路の駆動方法において、該ドライバ回路は、該ドライバ回路の出力を固定する制御信号と、入力データと、の論理をとった
第１の信号により非導通に制御される第１のトランジスタと、前記制御信号を遅延時間分遅延した遅延信号と、前記入力データと、の論理を
とった第２の信号により導通に制御される第２のトランジスタとを備え、該第１のトランジスタと該第２のトランジスタとが直列接続され該接続点から
前記ドライバ回路の出力が取り出されてなり、前記入力データの切り替え前に前記制御信号を入力して前記ドライバ回路の出
力を固定し、該入力データの切り替え後に該制御信号を解除して前記入力データ
に対応した出力を該ドライバ回路から出力し、前記制御信号の入力のタイミングから前記第２のトランジスタが導通に制御さ
れるまでの時間が、該制御信号の入力のタイミングから前記第１のトランジスタ
が非導通に制御されるまでの時間より長くなるように前記遅延信号の遅延時間を
設定することを特徴とする。〔作用〕本発明の上記の構成によれば、出力ドライバのON、OFF切り変りを、制御信号
であるBK信号で制御する事によって、BK信号とBK信号から遅延回路を通って作ら
れた遅延した制御信号（以下、BKD信号）がラッチ内データと論理和あるいは論
理積を取って、出力ドライバのPchを制御する回路、Nchを制御する回路に、別々
に入力される。したがって出力ドライバPch−TrとNch−TrがON、OFFするタイミ
ングに差ができる。この時、Nch−TrとPch−TrがON、ONしない様に位相差を付け
るので、出力ドライバ部にショート電流は流れない。またドライバの数だけの遅
延回路を必要とせず、１個のみの遅延回路で良いので、チップサイズの増大はな
い。許容損失の低い、安値のパッケージに実装できるのでコストが下る。〔実施例１〕第１図は本発明の実施例のブロック図であって信号SIは、シリアルデータで、
シフト・レジスタ１の中へ転送された後、シリアルデータ出力としてSOへ出力す
る。信号CKはシフト・レジスタ１のデータを転送する転送クロック。信号LPは、
ラッチ回路２のラッチパルス。信号BKは、出力固定制御信号で、BK信号を入力している間ドライバ出力６は、Low（以下Ｌ）レベルに固定される。シリアルデータS1は、ｎビットのシフトレジスタ１に入力されると、ラッチ・
パルスLPにより、ラッチ回路２に出力される。ラッチパルスLPを入力する以前に、信号BKを入力して、ドライバ出力をＬにす
る。ついでラッチ・パルスを入力し、ラッチ・出力を変えた後に、BK信号を解除
する。すなわち、出力ドライバの切り替わりは、但にBK信号に同期した使用方法
となる。回路３はトライバ制御回路であり、内部は第３図の様になっている。この例の
場合、ドライバ部電圧VDは70V程度ロジック部の電圧VLは5V程度であり、レベル
シフト回路、NAND2ケインバータ１ケを含んでいる。この回路の入力15 延回路の出力であるBKD信号を接続している。レベルシフト回路の特性は、第４
図の様な特性であり、信号の伝達に数μsec程度の時間を要する。したがって出力ドライバPch−Tr、Nch−TrのOFF−OFFのタイミングを作るため
には、出力High（以下Ｈ）からＬに切り変える時、Pch-TrのOFF信号を入力し、
レベルシフトの応答時間よりも遅れて、Nch-TrのON信号を入力する必要がある。
出力をＬからＨに切り変える時は、自然にPch−TrのONする時間は遅れるので、
入力信号は同時に入力されれば良い。遅延回路５の実施例は第５図の様になって
いて、インバータ２個とNAND1個、容量１個から構成されている。この回路は、
入力信号に対して、それと逆相の任意の遅延信号を、インバータと内蔵容量で作
り、入力信号と遅延信号のNANDを取っている。任意の遅延信号の遅延時間は、レ
ベルシフトの応答時間よりも、若干長くなる様に設定する。以上のような構成に
より、ドライバ部でのショート電流は、完全に消す事ができた。〔実施例２〕第６図は、本発明の実施例２のブロック図であつて信号SI、CK、LP、BK、出力
SOは実施例１で示したものと同等である。ラッチ回路２でのデータ出力を個、ロジック電圧系のインバータ１個、レベルシフト回路、ドライバ電圧系のインバータ１個を含んでいる。一点左線の左側がロジック電圧VL、右側がドライバ
電圧VDで動作するブロックである。遅延回路５には、遅延のためのインバータ６個と容量３個、他にNORl個、イン
バータ２個を含んでいる。 NAND側の入力としては、BKD信号を、ORの入力としてQMと“L”レベルを入力して
いる。ドライバ電圧系のインバータは、ドライバTrに比較して、かなり小さなサイズ
のTrを使用している。これは、レベルシフト回路の応答時間を速めるために配置
されたものであり、そこに流れるショート電流はドライバショート電流に比較し
て、極端に小さくなる様に設計されている。またこのインバータを入れた事によ
り、レベルシフトに流れるショート電流も減少している。この実施例も実施例１と同様の使用方法で、LPを入力する以前にBK信号を入力
し、ついでLPを入力しラッチ出力を変えた後にBK信号を解除する。第７図は、従来の実施例のブロック図であって信号SI、CK、LP、BK、出力SOは
実施例１で示したものと同等である。ドライバ制御回路部、ドライバ出力部の構
成は本発明の実施例２と異なっている。24のVPは、内蔵の抵抗の分割によって、
VDより若干低い電圧を与える。このレベルシフトは、トランジスタ負荷型のレベ
ルシフトであり、立ち上り、立ち下りの応答が遅いため２つのインバータを介し
て、ドライバのゲートに信号を与える構成である。第８図は、出力ON-OFF周波数25（Ｘ−軸）とVD＝70Vの時の消費電流26（Ｙ−
軸）のグラフである。27は、第７図の従来の実施例のデータである。この時のド
ライバ出力の数は20ビットである。それに対し28は、本発明の実施例２のデータ
であり、この時のドライバ出力の数は64ビットである。一点鎖線29は、パッケー
ジの許容損失（250mW）から制御される消費電流値の上限を示す。このグラフか
らわかる様に従来のドライバでは出力数20ビットで、ON−OFF周波数は20KHZ以下
であり、本発明のドライバは、出力数64ビットでON−OFF周波数100KHZが可能と
なる。〔発明の効果〕以上の様に本発明のドライバ回路を使用すれば、出力ドライバのON−OFF時の
過大なショート電流を無くす事が出来るので、消費電流を減らす事が出来る。消
費電流が減るので、IC自体の発熱が減り、パッケージの許容損失等により制限さ
れていた、ドライバの多出力化及び高速動作が可能となる。また、過大なショー
ト電流により、電源変動を起こし、ロジック内部のデータを反転させてしまった
り、又電源ノイズに敏感な他の回路への影響も無くなり、誤動作が無くなる。全
出力数の遅延回路も必要無いので、チップ面積は増大しない。各出力間での伝達
時間にバラツキは生じないので、プラズマ・ディスプレイ等の高速動作するディ
スプレイに色むら等の症状は現われず美しい表示が出来る。許容損失の高い特別
なパッケージを使用しなくて済むので、安価なパッケージに実装可能となり、コ
ストメリットが大きくなる。また、本発明のドライバ回路の駆動方法は、入力データの切り換えの前後の期
間（BK信号の印加期間）には必ずドライバ回路が固定出力をなすように駆動する
ため、BK信号の入力のタイミングではショート電流は生ぜず、また、入力データ
切り換え時にもショート電流を生じない、という効果を奏する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a liquid crystal display, a plasma display, a fluorescent display tube, and the like.
The present invention relates to a circuit system of a multi-output driver circuit for driving a display. [Prior Art] A conventional complementary metal semiconductor (hereinafter C-MOS) output driver having a large output current and a large output voltage is composed of an output driver section, a P-channel transistor (hereinafter Pch) as shown in FIG. -Tr) and the gate of an N-channel transistor (hereinafter, Nch-Tr) are connected and driven by the same control signal. [Problems to be solved by the invention] However, in a circuit as shown in FIG. 2 (a), Pch-Tr and Nch
Since -Tr is turned ON and ON, an excessive short-circuit current flows through both Trs. The short-circuit current continues to flow as long as the response time of the rise and fall of the output of the preceding-stage control circuit becomes longer. Therefore, in order to shorten the rise and fall response times of the driver driving signal, several stages of buffer inverters smaller than the output driver were inserted in the preceding stage of the driver. However, a short-circuit current flows through the inverter provided in several stages, and the short-circuit current of the driver cannot be removed. This short-circuit current increases the current consumption of the integrated circuit (hereinafter IC). It also generates heat. This heat increases as the number of driver outputs increases, and increases as the driver ON / OFF frequency is increased.Therefore, the heat is limited by external factors such as the package, for example, due to the allowable loss of the package. Output and high-speed operation were not possible. Also, an excessive short-circuit current may cause fluctuations in the power supply voltage, invert data inside the IC, or affect other circuits sensitive to power supply noise, resulting in malfunction. As a method of eliminating the short-circuit current, as shown in FIG. 2 (b), a signal having a phase difference including a delay circuit in an output driver pre-stage circuit is separately provided as an output driver, Pch, -Tr, and Nch-Tr gate signals. There is a way to enter. However, in this circuit, when the power supply voltage of the output driver section becomes a high voltage, the signal of the data transfer section or the like (hereinafter, logic section) is exchanged for a high voltage signal. Since the response time of the level shift circuit becomes longer, it is necessary to take a considerably large phase difference between the output driver and the gate signals of the Pch-Tr and Nch-Tr. Therefore, in order to increase the phase difference, the area of the capacitance and the resistance in the delay circuit increases. Since this delay circuit is provided for each output driver, the area of the IC chip increases. In addition, variations in the internal capacitance and resistance may cause differences in output driver, ON, and OFF transmission times between each output, and display such as a plasma display, which operates at high speed, may cause poor symptoms such as color unevenness. There were problems such as appearing. The multi-output driver of the present invention solves the above-mentioned problems. The purpose of the multi-output driver is to provide a multi-output driver, a multi-output driver, a high-speed operation, and an inexpensive package mounting. The purpose of the present invention is to eliminate the short-circuit current of the section, reduce the current consumption, and prevent the IC chip area from increasing. [Means for Solving the Problems] In order to solve the above problems, the driver circuit of the present invention employs a first signal that takes the logic of a control signal for fixing the drive output and input data. A first transistor that is controlled to be conductive, a second transistor that is controlled to be conductive by a second signal obtained by taking a logic of a delay signal obtained by delaying the control signal by a delay time, and the input data; A plurality of circuits each comprising the first transistor and the second transistor connected in series and the drive output being taken out from the connection point; and the control signal and the delay signal being each of the plurality of circuits. The time from the timing of inputting the control signal to the time when the second transistor is controlled to be conductive is changed from the timing of inputting the control signal to the first transistor. The delay time of the delay signal to be longer than the time until it is controlled in non-conductive, characterized by comprising a set. Further, the driving method of the driver circuit according to the present invention is the driving method of the driver circuit, wherein the driver circuit uses a first signal having a logic of a control signal for fixing an output of the driver circuit and input data. A first transistor which is controlled to be non-conductive, a second transistor which is controlled to be conductive by a second signal having a logic of a delay signal obtained by delaying the control signal by a delay time, and the input data; The first transistor and the second transistor are connected in series, an output of the driver circuit is taken out from the connection point, and the control signal is input before switching the input data, and the driver Fixing the output of the circuit, releasing the control signal after switching the input data, outputting an output corresponding to the input data from the driver circuit, The delay is set so that the time from the input timing to when the second transistor is controlled to be conductive is longer than the time from the input timing of the control signal to the time when the first transistor is controlled to be non-conductive. A delay time of a signal is set. [Operation] According to the above configuration of the present invention, ON / OFF switching of the output driver is controlled by the BK signal which is a control signal, so that the delay generated from the BK signal and the BK signal through the delay circuit is controlled. The obtained control signal (hereinafter, BKD signal) takes a logical sum or a logical AND with the data in the latch, and is separately input to a circuit for controlling the Pch of the output driver and a circuit for controlling the Nch. Therefore, there is a difference between the timings at which the output drivers Pch-Tr and Nch-Tr turn on and off. At this time, since a phase difference is provided so that the Nch-Tr and the Pch-Tr are turned on and not turned on, no short-circuit current flows in the output driver section. Further, since only one delay circuit is not required as many as the number of drivers, the chip size does not increase. The cost can be reduced because it can be mounted on a low-cost package with low allowable loss. Embodiment 1 FIG. 1 is a block diagram of an embodiment of the present invention, in which a signal SI is serial data,
After being transferred into the shift register 1, it is output to SO as a serial data output. The signal CK is a transfer clock for transferring data of the shift register 1. The signal LP is
Latch pulse of the latch circuit 2. The signal BK is an output fixing control signal, and the driver output 6 is fixed at a low (hereinafter, L) level while the BK signal is being input. When the serial data S1 is input to the n-bit shift register 1, the latch data
The pulse LP is output to the latch circuit 2. Before inputting the latch pulse LP, the signal BK is input and the driver output is set to L. Then, after inputting the latch pulse and changing the latch / output, the BK signal is released. That is, the switching of the output driver is a usage method synchronized with the BK signal. The circuit 3 is a driver control circuit, and the inside is as shown in FIG. In this example, the driver section voltage VD is about 70 V, the logic section voltage VL is about 5 V, and includes a level shift circuit and two NAND inverters. Input 15 for this circuit The BKD signal, which is the output of the extension circuit, is connected. The characteristics of the level shift circuit
The characteristics are as shown in the figure, and it takes about several μsec to transmit a signal. Therefore, in order to make the OFF-OFF timing of the output drivers Pch-Tr and Nch-Tr, when switching the output from High (hereinafter, H) to L, input the OFF signal of Pch-Tr,
It is necessary to input an Nch-Tr ON signal after the response time of the level shift.
When switching the output from L to H, the ON time of Pch-Tr is naturally delayed.
Input signals may be input simultaneously. The embodiment of the delay circuit 5 is as shown in FIG. 5, and is composed of two inverters, one NAND and one capacitor. This circuit is
For the input signal, an arbitrary delay signal with the opposite phase to that of the input signal is created by the inverter and the built-in capacitor, and the input signal and the delay signal are NANDed. The delay time of an arbitrary delay signal is set to be slightly longer than the response time of the level shift. With the configuration as described above, the short-circuit current in the driver section could be completely eliminated. Second Embodiment FIG. 6 is a block diagram of a second embodiment of the present invention, in which signals SI, CK, LP, BK and output are output.
SO is equivalent to that shown in the first embodiment. Data output from the latch circuit 2 , A logic voltage system inverter, a level shift circuit, and a driver voltage system inverter. The left side of the one-dot left line is a block operated by the logic voltage VL, and the right side is a block operated by the driver voltage VD. The delay circuit 5 includes six inverters for delay and three capacitors, NOR1 and two inverters. The BKD signal is input as the NAND side input, and the QM and “L” level are input as the OR input. The driver voltage inverter uses a transistor of a considerably smaller size than the driver Tr. This is arranged to speed up the response time of the level shift circuit, and the short-circuit current flowing there is designed to be extremely small as compared with the driver short-circuit current. In addition, the insertion of this inverter also reduces the short-circuit current flowing in the level shift. In this embodiment, the BK signal is input before the LP is input, the LP is input, the latch output is changed, and then the BK signal is released in the same manner as the first embodiment. FIG. 7 is a block diagram of a conventional embodiment, in which signals SI, CK, LP, BK and output SO are the same as those shown in the first embodiment. The configurations of the driver control circuit section and the driver output section are different from those of the second embodiment of the present invention. 24 VP can be divided by the built-in resistor
Apply a voltage slightly lower than VD. This level shift is a transistor load type level shift, and has a configuration in which a signal is supplied to the gate of the driver via two inverters because the rising and falling responses are slow. FIG. 8 shows the output ON-OFF frequency 25 (X-axis) and the current consumption 26 (Y-
(Axis). 27 is data of the conventional embodiment shown in FIG. At this time, the number of driver outputs is 20 bits. On the other hand, 28 is the data of the second embodiment of the present invention, and the number of driver outputs at this time is 64 bits. An alternate long and short dash line 29 indicates the upper limit of the current consumption value controlled from the allowable loss (250 mW) of the package. As can be seen from this graph, the output of the conventional driver is 20 bits and the ON-OFF frequency is 20 KHZ or less, and the driver of the present invention can achieve the ON-OFF frequency of 100 KHZ with the output number of 64 bits. [Effects of the Invention] As described above, if the driver circuit of the present invention is used, an excessive short current at the time of ON-OFF of the output driver can be eliminated, so that the current consumption can be reduced. Since the current consumption is reduced, the heat generation of the IC itself is reduced, and the multi-output and high-speed operation of the driver, which are limited by the allowable loss of the package and the like, can be performed. In addition, the power supply fluctuates due to an excessive short-circuit current, inverting the data inside the logic, and the influence on other circuits sensitive to the power supply noise is also eliminated. Since a delay circuit for all outputs is not required, the chip area does not increase. Since there is no variation in the transmission time between the outputs, a display such as a plasma display, which operates at high speed, does not show any symptoms such as color unevenness, and a beautiful display can be obtained. Since it is not necessary to use a special package having a high allowable loss, the package can be mounted on an inexpensive package, and the cost merit increases. In the driving method of the driver circuit of the present invention, the driver circuit always drives so as to make a fixed output during a period before and after the input data is switched (application period of the BK signal). There is an effect that no short-circuit current occurs and no short-circuit current occurs even when input data is switched.

【図面の簡単な説明】第１図は、本発明の一実施例を示す多出力ドライバのブロック図。第２図（ａ）は、従来技術の多出力ドライバを示した図。第２図（ｂ）は、出力回路例を示した図。第３図は、本発明のドライバ回路の制御部分の図。第４図は、レベルシフト回路の応答を表わした図。第５図は、ディレイ回路の１実施例を示した図。第６図は、本発明の実施例を示す多出力ドライバのブロック図。第７図は、従来の技術の多出力ドライバの１実施例の図。第８図は、本発明と従来の技術の多出力ドライバの消費電流を示した図。１……シフトレジスタ２……ラッチ回路３……ドライバ制御回路４……ドライバ回路５……遅延回路６……ドライバ出力７……遅延回路８……出力制御回路９……Pch−Tr駆動用インバータ 10……Nch−Tr駆動用インバータ 11……Pch−Tr制御信号入力 12……Pch−Tr制御信号出力 13……Nch−Tr制御信号出力15……ラッチデータ入力信号 16……BKD入力信号 17……X軸（時間…１目盛１μｓ） 18……Y軸（電圧…１目盛10V） 19……11の入力信号波形 20……12の出力信号波形 21……BK信号入力 22……BKD出力信号 23……コンデンサ 24……内蔵抵抗分割により作られる、VDより若干低い電圧VP 25……出力ON-OFF周波数 26……消費電流 27……従来の実施例の特性 28……本発明の実施例２の特性 29……許容損失から制限される消費電流上限BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a multiple output driver showing one embodiment of the present invention. FIG. 2A is a diagram showing a conventional multi-output driver. FIG. 2B is a diagram illustrating an example of an output circuit. FIG. 3 is a diagram of a control portion of the driver circuit of the present invention. FIG. 4 is a diagram showing a response of the level shift circuit. FIG. 5 is a diagram showing one embodiment of a delay circuit. FIG. 6 is a block diagram of a multiple output driver showing an embodiment of the present invention. FIG. 7 is a diagram of one embodiment of a conventional multiple output driver. FIG. 8 is a diagram showing current consumption of a multi-output driver according to the present invention and the prior art. 1 shift register 2 latch circuit 3 driver control circuit 4 driver circuit 5 delay circuit 6 driver output 7 delay circuit 8 output control circuit 9 Pch-Tr drive Inverter 10: Nch-Tr drive inverter 11: Pch-Tr control signal input 12: Pch-Tr control signal output 13: Nch-Tr control signal output 15 Latch data input signal 16 BKD input signal 17 X-axis (time: 1 graduation 1 μs) 18… Y-axis (voltage: 1 graduation 10 V) 19… 11 Input signal waveform 20… 12 Output signal waveform 21 ... BK signal input 22 ... BKD output signal 23 ... Capacitor 24 ... Voltage VP 25 slightly lower than VD created by built-in resistance division ... Output ON-OFF frequency 26 ... Current consumption 27 ... ... Characteristics 28 of the conventional embodiment ... Characteristics 29 of the second embodiment of the present invention ... Current consumption upper limit limited by allowable loss

Claims

Claims: 1. A first transistor controlled to be non-conductive by a first signal having a logic of a control signal for fixing a drive output and input data, and A second transistor that is controlled to be conductive by a second signal that takes the logic of the delay signal delayed by the delay time and the input data, wherein the first transistor and the second transistor are A plurality of circuits connected in series and obtained by extracting the drive output from the connection point; wherein the control signal and the delay signal are commonly input to the plurality of circuits; and a timing of inputting the control signal The time from when the second transistor is controlled to be conductive to the time when the first transistor is controlled to be non-conductive is longer than the time from the input timing of the control signal to the time when the first transistor is controlled to be non-conductive. Driver circuit characterized in that the delay time of the signal is set. 2. A method for driving a driver circuit, wherein the driver circuit is controlled to be non-conductive by a first signal having a logic of a control signal for fixing an output of the driver circuit and input data. A first transistor, a second transistor that is controlled to be conductive by a second signal having a logic of a delay signal obtained by delaying the control signal by a delay time, and the input data, A transistor and the second transistor are connected in series, an output of the driver circuit is taken out from the connection point, and the control signal is input before switching of the input data to fix an output of the driver circuit, After the switching of the input data, the control signal is released and an output corresponding to the input data is output from the driver circuit. The delay time of the delay signal is set so that the time until the transistor is controlled to be conductive is longer than the time from the input timing of the control signal to the time when the first transistor is controlled to be non-conductive. A method for driving a driver circuit, comprising: