JP2633249B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に関するも
ので、たとえば、ICカードにおける半導体ペレットおよ
びその実装方法に適用して特に有効な技術に関するもの
である。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and for example, relates to a technique particularly effective when applied to a semiconductor pellet in an IC card and a method of mounting the same. is there.
タブTAB(Tape Autnmated Bondjng)方式(換言すれ
ばテープキャリア方式)による半導体ペレッド(Pelle
t)の実装技術については、株式会社工業調査会、1980
年1月15日発行「IC化実装技術」(日本マイクロエレク
トロニクス協会編)、P143〜P144に記載されている。こ
こでは、上記タブ方式で供給された集積回路が形成され
ている半導体ペレット(以下、単にペレットという)に
ついて、フェイスアップ(face up)あるいはフェイス
ダウン(face down)による実装方法が各々図により説
明されている。A semiconductor pered (Pelle) using a TAB (Tape Autnmated Bondjng) method (in other words, a tape carrier method).
t) For mounting technology, Industrial Research Council, 1980
"IC Packaging Technology" (edited by the Japan Microelectronics Association), published on January 15, 1998, pages 143 to 144. Here, a mounting method by face up or face down for a semiconductor pellet (hereinafter, simply referred to as a pellet) on which an integrated circuit supplied by the above-described tab method is formed will be described with reference to the drawings. ing.
本発明者は、集積回路が形成されている半導体ペレッ
トの実装技術について検討した。The inventor has studied a technology for mounting a semiconductor pellet on which an integrated circuit is formed.
すなわち、ペレットを外部接続端子を有する配線基板
に実装する際には、配置基板に対してペレットの表面に
形成されている外部配線端子接続用のボンディングパッ
ド電極が形成された面を対面させる、いわゆるフェイス
ダウン方式と、配線基板に対してペレットの裏面を対面
させる、いわゆるフェイスアップ方式とがある。That is, when the pellet is mounted on a wiring board having external connection terminals, the surface on which the bonding pad electrode for external wiring terminal connection formed on the surface of the pellet is formed is opposed to the placement substrate, so-called, There are a face-down method and a so-called face-up method in which the back surface of the pellet faces the wiring board.
ここで、ICカードのような場合、ペレットを実装する
基板の端子配列がISO(International Organization fo
r Standardization)の規格により定まっており、基板
側の端子配列を変更できない場合がある。このような実
装基板にペレットを装着する際には、たとえ同一電気回
路からなるペレットであっても、上記実装方式の差異に
応じてボンディグパッド電極の配置の異なるものを2種
類用意する必要が生ずる。すなわち、フェイスダウン方
式のペレットとフェイスアップ方式のペレットというボ
ンディングパッド電極の配置の異なるそれぞれのペレッ
トを2種類用意する必要が生ずる。Here, in the case of an IC card or the like, the terminal arrangement of the substrate on which the pellet is mounted is determined by the ISO (International Organization fo
r Standardization), and it may not be possible to change the terminal arrangement on the board side. When mounting the pellets on such a mounting board, it is necessary to prepare two types of bonding pad electrodes having different arrangements of the bonding pad electrodes according to the difference in the mounting method, even if the pellets are formed of the same electric circuit. Occurs. That is, it is necessary to prepare two types of pellets having different arrangements of bonding pad electrodes, ie, a face-down type pellet and a face-up type pellet.
本発明は、上記問題点に着目してなされたものであ
り、その目的は外部配線基板則の端子配列を変更するこ
となく、多種類の実装方式に対応できる半導体装置およ
びその製造技術を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of coping with various types of mounting methods without changing the terminal arrangement of the external wiring board rule and a manufacturing technique thereof. It is in.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。The outline of a representative invention among the inventions disclosed in the present application will be briefly described as follows.
すなわち、集積回路が形成されている半導体ペレット
の表面に設けられているボンディングパッド電極が、第
1の配置状態をもって配置され、前記半導体ペレット上
を延長する配線層を通じて所定の機能の回路に接続され
た複数の第1ボンディングパッド電極と、前記第1の配
置状態と異なる第2の配置状態をもって配置され、前記
配線層を通じて前記回路に接続された複数の第2ボンデ
ィングパッド電極とから構成され、前記配線層を通じて
前記回路に接続された前記複数の第1ボンディングパッ
ド電極と前記複数の第2ボンディングパッド電極のそれ
ぞれは、前記半導体ペレットの表面の中心線を軸にして
実質的に鏡映対称となるように配置されているものであ
る。That is, the bonding pad electrode provided on the surface of the semiconductor pellet on which the integrated circuit is formed is arranged in the first arrangement state, and is connected to a circuit having a predetermined function through a wiring layer extending on the semiconductor pellet. A plurality of first bonding pad electrodes, and a plurality of second bonding pad electrodes arranged in a second arrangement state different from the first arrangement state and connected to the circuit through the wiring layer. Each of the plurality of first bonding pad electrodes and the plurality of second bonding pad electrodes connected to the circuit through a wiring layer is substantially mirror-symmetric about a center line of the surface of the semiconductor pellet. Are arranged as follows.
また、集積回路が形成されている半導体ペレットの表
面に設けられているボンディングパッド電極が、第1の
配置状態をもって配置され、前記半導体ペレット上を延
長する配線層を通じて所定の機能の回路に接続された複
数の第1ボンディングパッド電極と、前記第1の配置状
態と異なる第2の配置状態をもって配置され、前記配線
層を通じて前記回路に接続された複数の第2ボンディン
グパッド電極とから構成され、前記配線層を通じて前記
回路に接続された前記複数の第1ボンディングパッド電
極と前記複数の第2ボンディングパッド電極のそれぞれ
は、前記半導体ペレットの表面の中心線を介して実質的
に平行移動の関係となるように配置されているものであ
る。Further, a bonding pad electrode provided on a surface of the semiconductor pellet on which the integrated circuit is formed is arranged in a first arrangement state, and is connected to a circuit having a predetermined function through a wiring layer extending on the semiconductor pellet. A plurality of first bonding pad electrodes, and a plurality of second bonding pad electrodes arranged in a second arrangement state different from the first arrangement state and connected to the circuit through the wiring layer. Each of the plurality of first bonding pad electrodes and the plurality of second bonding pad electrodes connected to the circuit through a wiring layer has a substantially parallel movement relationship via a center line on the surface of the semiconductor pellet. Are arranged as follows.
上記した手段によれば、フェイスアップ方式あるいは
フェイスダウン方式のいずれの実装方式にした場合でも
同じ機能を有するパッド電極と実装基体の外部端子とを
接続することができ、それぞれの実装方式により各々の
パッド配置を有するペレットを別個に用意する必要がな
く、単一のペレットで多種類の実装方式に対応できる。According to the above-described means, the pad electrode having the same function can be connected to the external terminal of the mounting base regardless of whether the mounting method is the face-up method or the face-down method. There is no need to separately prepare pellets having pad arrangements, and a single pellet can support various types of mounting methods.
〔実施例1〕 第1図は本発明の一実施例に適用される半導体ペレッ
トの外部接続用電極としてのボンディングパッド電極形
成状態を示す概略拡大平面図、第2図はフェイスダウン
によるペレットの実装例を示す概略拡大断面図、第3図
はフェイスアップによるペレットの実装例を示す概略拡
大断面図、第4図は実施例のICカード全体を示す平面
図、第5図は第4図のV−V線における拡大断面図、第
6図はテープキャリアから形成された電極モジュールを
示す拡大平面図である。Embodiment 1 FIG. 1 is a schematic enlarged plan view showing a bonding pad electrode as an external connection electrode of a semiconductor pellet applied to an embodiment of the present invention, and FIG. FIG. 3 is a schematic enlarged cross-sectional view showing an example of mounting a pellet by face-up, FIG. 4 is a plan view showing the entire IC card of the embodiment, and FIG. 5 is V in FIG. FIG. 6 is an enlarged cross-sectional view taken along line -V, and FIG. 6 is an enlarged plan view showing the electrode module formed from the tape carrier.
本実施例の半導体装置は、いわゆるICカード1を構成
し、第4図に示すように、その平面形状は長方形の形状
をしており、その四隅が切断・成形され四隅が丸味を帯
びた形状をしている。半導体ペレット2は第6図に示す
ような電極モジュール3に装着された状態でICカード1
に内蔵されており、カード表面にはペレット2と電気的
に導通された外部電極4がICカード表面から露出した状
態となっている。The semiconductor device of the present embodiment constitutes a so-called IC card 1 and, as shown in FIG. 4, has a rectangular planar shape, four corners of which are cut and molded, and four corners having a rounded shape. You are. The semiconductor pellet 2 is mounted on the electrode module 3 as shown in FIG.
The external electrodes 4 electrically connected to the pellet 2 are exposed from the IC card surface on the card surface.
ICカード1の断面構造は、第5図に示すようにされて
いる。すなわち硬質ポリ塩化ビニール樹脂からなるカー
ド基板5に、ペレット2が取付けられた電極モジュール
3が装着され、さらに硬質ポリ塩化ビニール樹脂からな
るフィルム状のオーバーシート6でカード基板5の表面
および裏面がラミネート加工された構造となっている。
なお、特に制限されないが、ペレット2の直上にはラミ
ネート加工により磁気ストライプ7が埋設されている。The cross-sectional structure of the IC card 1 is as shown in FIG. That is, the electrode module 3 having the pellets 2 attached thereto is mounted on a card substrate 5 made of hard PVC resin, and the front and back surfaces of the card substrate 5 are laminated with a film-like oversheet 6 made of hard PVC resin. It has a processed structure.
Although not particularly limited, a magnetic stripe 7 is buried immediately above the pellet 2 by laminating.
前記電極モジュール3は第5図および第6図に示すよ
うな構成にされている。すなわち、ガラスエポキシ樹脂
からなるような絶縁シート30の表面に、銅箔からなるよ
うなプリント配線もしくはメタライズ層8が接着され、
かかるメタライズ層8のそれぞれの端には外部電極4が
設けられている。絶縁シート30は、ペレット装着孔9が
設けられており、メタライズ層8はペレット装着孔9の
上方に延設される所定のリード10と一体的に接続されて
いる。The electrode module 3 is configured as shown in FIGS. 5 and 6. That is, the printed wiring or metallized layer 8 made of copper foil is adhered to the surface of the insulating sheet 30 made of glass epoxy resin,
An external electrode 4 is provided at each end of the metallized layer 8. The insulating sheet 30 is provided with a pellet mounting hole 9, and the metallized layer 8 is integrally connected to a predetermined lead 10 extending above the pellet mounting hole 9.
ペレット2は、第5図および要部のみ拡大した第2図
に示すように、電極モジュール3のリード10に、ペレッ
ト2の半導体集積回路形成面2aが対面される、いわゆる
フェイスダウン方式により装着されている。より詳しく
は、ペレット2はその表面に金あるいは半田等からなる
バンプ電極(ボンディングパッド電極)11を持ち、かか
るバンプ電極がワイヤレスボンディング技術すなわちTA
B(Tape Automated Bonding)技術によってリード10と
結合されている。ペレット2の表面は、リード10のボン
ディングの後に塗布形成されるエポキシ樹脂からなるよ
うなアンダーコート材もしくは表面保護材31によって覆
われている。The pellet 2 is mounted on the lead 10 of the electrode module 3 by a so-called face-down method in which the semiconductor integrated circuit forming surface 2a of the pellet 2 faces, as shown in FIG. 5 and FIG. ing. More specifically, the pellet 2 has a bump electrode (bonding pad electrode) 11 made of gold, solder, or the like on its surface, and the bump electrode is formed by a wireless bonding technique, that is, a TA.
It is connected to the lead 10 by B (Tape Automated Bonding) technology. The surface of the pellet 2 is covered with an undercoat material or a surface protection material 31 made of an epoxy resin applied after the bonding of the lead 10.
ここで、本実施例のペレット2の表面、すなわち半導
体集積回路形成面2aには第1図に示すような配置をもっ
て各種ボンディングパッド電極が配設されている。ここ
で、本実施例では、これらのボンディングパッド電極は
実質的な平行移動のような一定の規則性を有する状態で
各々配列されている。このように、ペレット2の回路形
成面2aには、フェイスアップ方式、フェイスダウン方式
のいずれにも対応可能なようにパッドが対をなして形成
されており、その中心線CLを中心軸にして180度回転さ
せてペレット2の表裏を逆にした場合において、配線基
板である電極モジュール3からみて180度回転前の所定
のパッド位置に対応した位置の近傍に該パッドと同一機
能を有するパッドがくるように所要の同種のパッドが複
数個互いに結線されて配設され、ペレット2の回転前と
回転後とで同一の機能を有するパッドと外部端子との接
続がなされるようパッド配列が構成されている。Here, various bonding pad electrodes are arranged on the surface of the pellet 2 of the present embodiment, that is, on the semiconductor integrated circuit forming surface 2a with the arrangement shown in FIG. Here, in the present embodiment, these bonding pad electrodes are arranged in a state having a certain regularity such as substantial parallel movement. In this manner, pads are formed in pairs on the circuit forming surface 2a of the pellet 2 so as to be compatible with both the face-up method and the face-down method. When the front and back of the pellet 2 are turned by 180 degrees and turned upside down, a pad having the same function as the pad is located near a position corresponding to a predetermined pad position before the 180 degree rotation when viewed from the electrode module 3 which is a wiring board. A plurality of pads of the same kind are arranged so as to be connected to each other so that the pads having the same function are connected to the external terminals before and after the rotation of the pellet 2. ing.
すなわち、図中、左上にはグランドパッド(Vss)12
a、その下には入出力パッド(I/O)13bが設けられてお
り、一方、左下には前記グランドパッド(Vss)12a、お
よび入出力パッド(I/O)13bとそれぞれ同一の機能を持
つグランドパッド(Vss)12bおよび入出力パッド(I/
O)13aが平行移動の関係で設けられている。そして、そ
れぞれのグランドパッド12a,12bどうし、入出力パッド1
b,13aどうしは互いに電気的に結線されている。第1図
の実施例においては、両入出力パッド(I/O)13b,13aの
ための出力バッフア回路は、それらパッドに互いに同じ
機能が与えられるけれども、それらパッド13b,13aに一
対一対応された出力バッファ回路14bと14aとから構成さ
れる。出力バッファ回路14bを構成するPチャンネル出
力MOSFETQ1とNチャンネル出力MOSFETQ2は、その出力ノ
ードとパッド13bとの距離が小さくなるように、半導体
ペレット2上においてパッド13bの近くに配置される。
同様に、出力バッファ14aを構成する2つのMOSFETは、
パッド13aの近くに配置される。この構成は、パッド13b
または13aおよび外部電極4を介して結合される負荷の
良好な駆動を可能とする。That is, the ground pad (Vss) 12
a, an input / output pad (I / O) 13b is provided below the input / output pad (I / O) 13b, while the lower left has the same function as the ground pad (Vss) 12a and the input / output pad (I / O) 13b, respectively. Ground pad (Vss) 12b and I / O pad (I /
O) 13a is provided in relation to translation. Then, the respective ground pads 12a and 12b are
b and 13a are electrically connected to each other. In the embodiment of FIG. 1, the output buffer circuits for both input / output pads (I / O) 13b, 13a are one-to-one corresponding to the pads 13b, 13a, although they have the same function. And output buffer circuits 14b and 14a. P-channel output MOSFET Q 1 and N-channel output MOSFET Q 2 constituting the output buffer circuit 14b, as the distance between the output node and the pad 13b becomes small, are placed near the pad 13b on the semiconductor pellet 2.
Similarly, the two MOSFETs forming the output buffer 14a are:
It is arranged near the pad 13a. This configuration works with pad 13b
Alternatively, good driving of the load coupled via 13a and the external electrode 4 is enabled.
なお、パッド13bと13aに同じ機能が与えられているの
で、2つの出力バッファ回路14bおよび14aのうちの一
方、たとえば14aを省略し、出力バッファ回路14bの出力
端子を、ペレット(チップ)上を延長する新たな配線層
15によってパッド13aを結合させることができる。Since the same function is given to the pads 13b and 13a, one of the two output buffer circuits 14b and 14a, for example, 14a is omitted, and the output terminal of the output buffer circuit 14b is connected to the pellet (chip). New wiring layer to extend
The pad 13a can be connected by 15.
しかしながら、この実施態様の場合は次の点を注意す
る必要がある。すなわち、配線層15によって構成される
浮遊容量によって出力バッファ回路に対する不所望な容
量負荷が構成されてしまうことになる。また、電源配線
Vcc、接地もしくは基準電位配線Vssがペレット(チッ
プ)上に設けられる種々の回路への供電を可能とするよ
うにペレット(チップ)上に延長形成される結果とし
て、配線層15はそれら配線と交差される必要が生ずる。
その場合、電源配線および基準電位配線のインピーダン
スは、回路の誤動作を防ぐために、小さいことが望まし
い。それ故に交差配線構造が例えば半導体配線層とそれ
に交差されるアルミニウム等の金属配線層とから構成さ
れる場合、交差構造部分において電源配線および基準電
位配線は抵抗の小さい金属配線層から構成され、配線層
15のような配線層は、半導体配線層から構成される。こ
れに応じて、配線層15は、比較的大きい抵抗もしくはイ
ンピーダンスを持つようになる。このように配線層15が
比較的大きい抵抗もしくはインピーダンスを持つように
なると、その配線層15が結合されたパッド13aに良好に
変化する信号を与えることが困難となってくる。However, in this embodiment, the following points need to be noted. That is, an undesired capacitance load on the output buffer circuit is formed by the stray capacitance formed by the wiring layer 15. Also, power supply wiring
As a result of Vcc, ground or reference potential wiring Vss being extended on the pellet (chip) so as to be able to supply power to various circuits provided on the pellet (chip), the wiring layer 15 intersects with the wiring. Needs to be done.
In that case, it is desirable that the impedance of the power supply wiring and the reference potential wiring be small in order to prevent malfunction of the circuit. Therefore, when the cross wiring structure is composed of, for example, a semiconductor wiring layer and a metal wiring layer of aluminum or the like intersecting with the semiconductor wiring layer, the power supply wiring and the reference potential wiring in the cross structure portion are formed of a metal wiring layer having a small resistance. layer
A wiring layer such as 15 is composed of a semiconductor wiring layer. Accordingly, the wiring layer 15 has a relatively large resistance or impedance. When the wiring layer 15 has a relatively large resistance or impedance as described above, it becomes difficult to give a signal that changes well to the pad 13a to which the wiring layer 15 is coupled.
なお、第1図において、抵抗R1はパッド13b,13aを介
して信号を受ける入力回路のための保護抵抗である。抵
抗R1は、それとペレット上に形成される図示しない入力
回路によって構成される入力容量のような容量とによっ
て、実質的なサージ吸収回路を構成する。それ故に、第
4図ないし第6図の外部電極4を介してパッド13bまた
は13aに摩擦静電気になるような不所望なサージ電圧が
加わってしまっても、ペレット上の図示しない入力回路
はそのサージ電圧に対して保護される。In the first view, the resistor R 1 is a protective resistor for the input circuit receiving the signal through the pad 13b, 13a. Resistor R 1 is therewith by the capacity of the input capacitance constituted by an input circuit (not shown) formed on the pellet, constituting a substantial surge absorption circuit. Therefore, even if an undesired surge voltage causing frictional static electricity is applied to the pad 13b or 13a via the external electrode 4 shown in FIGS. Protected against voltage.
第1図中の右上には電源パッド(Vcc)16aおよびクロ
ックパッド(CLK)17bが設けられており、一方、右下に
は前記電源パッド(Vcc)16aおよびクロックパッド(CL
K)17bに対応して、電源パッド(Vss)16bおよびクロッ
クパッド(CLK)17aが設けられている。そして、それぞ
れの電源パッド16a,16bどうし、クロックパッド17a,17b
どうしは互いに電気的に結線されている。なお、第1図
中では、両クロックパッド(CLK)17b,17aに対して、そ
れぞれペレット2に形成されるPチャンネルMOSFETQ2,N
チャンネルMOSFETQ4および抵抗R2からなる保護回路18b,
18aが設けられている。A power supply pad (Vcc) 16a and a clock pad (CLK) 17b are provided at the upper right in FIG. 1, while the power supply pad (Vcc) 16a and the clock pad (CL) are provided at the lower right.
A power supply pad (Vss) 16b and a clock pad (CLK) 17a are provided corresponding to K) 17b. Then, the respective power supply pads 16a, 16b, the clock pads 17a, 17b
The two are electrically connected to each other. In FIG. 1, the P-channel MOSFETs Q 2 , N formed on the pellet 2 are applied to both clock pads (CLK) 17 b, 17 a, respectively.
Protection circuit 18b consisting of channel MOSFET Q 4 and resistor R 2 ,
18a is provided.
上記MOSFETQ3は、そのゲートおよびソースが電源配線
Vccに結合され、MOSFETQ4は、そのゲートおよびソース
が基準電位配線Vssに結合されており、その降伏電圧に
よって、サージ電圧レベルを制限する。保護回路18bま
たは18aによって、クロックパッド17bまたは17aにサー
ジ電圧が加えられてしまった場合でも、かかるパッド17
bまたは17aを介してクロックパルス信号を受けるペレッ
ト上の図示しない入力回路は、かかるサージ電圧から保
護される。The MOSFET Q 3 has its gate and source connected to the power supply line
Coupled to vcc, MOSFET Q 4 has its gate and source are coupled to a reference potential wiring Vss, by the breakdown voltage, limits the surge voltage level. Even if a surge voltage is applied to the clock pad 17b or 17a by the protection circuit 18b or 18a, the pad 17
An input circuit (not shown) on the pellet receiving the clock pulse signal via b or 17a is protected from such surge voltage.
なお、パッド17bと17aとを新たに設ける配線層19によ
って直接的に結合し、2つの保護回路18bおよび18aのう
ちの一方、例えば18aを省略することもできる。しかし
ながら、この実施態様の場合は、次の点に注意する必要
がある。すなわち、配線層19はそれがペレット上に延長
形成されることによって無視し得ないインダクタンスと
抵抗を持つようになる。サージ電圧のような極めて急激
に変化される電圧は、このようなインダクタンスによっ
ては実質的に制限されない。これに応じて、パッド17a
のようなパッドにサージ電圧が加わってしまった場合、
配線層19におけるパッド17aに近い部分は、そのサージ
電圧に実質的に等しいようなレベルにされてしまう。ペ
レット上に延長形成される配線層19にサージ電圧が与え
られてしまった場合、不所望なカップリング容量を介し
てペレット上の内部配線や回路素子にサージ電圧が加え
られてしまう恐れが生ずる。これに応じて回路素子等の
特性劣化や破壊が生ずる恐れが生ずる。The pads 17b and 17a may be directly connected by the newly provided wiring layer 19, and one of the two protection circuits 18b and 18a, for example, 18a may be omitted. However, in this embodiment, the following points need to be noted. That is, since the wiring layer 19 is extended on the pellet, the wiring layer 19 has a negligible inductance and resistance. Very rapidly changing voltages, such as surge voltages, are not substantially limited by such inductances. In response, pad 17a
If a surge voltage is applied to a pad like
The portion of the wiring layer 19 close to the pad 17a is set to a level substantially equal to the surge voltage. If a surge voltage is applied to the wiring layer 19 extended on the pellet, there is a possibility that a surge voltage may be applied to the internal wiring and circuit elements on the pellet via an undesired coupling capacitance. In response to this, there is a possibility that the characteristics of the circuit element or the like may be deteriorated or destroyed.
上記各パッド電極のうち、本実施例で、リード10との
接続が行われるのはグランドパッド(Vss)12a,入出力
パッド(I/O)13a,電源パッド(Vcc)16およびクロック
パッド(CLK)17aのみであり、他のパッドはリード10と
は接続されない。Among the above-mentioned pad electrodes, in this embodiment, the connection with the lead 10 is made by the ground pad (Vss) 12a, the input / output pad (I / O) 13a, the power supply pad (Vcc) 16, and the clock pad (CLK). ) Only 17a, other pads are not connected to the leads 10.
ところで、上記ペレット2は、第3図に示されたよう
に、銀ペースト等の接合材20を用いて、電極モジュール
3aに対して回路形成面2a側の裏面を該電極モジュール3a
に対面させた状態、すなわちフェイスアップ方式で取付
けることも可能である。このような実装方式で、例えば
ワイヤボンディングにより電極モジュール3aの電極端子
21との電気的導通を図る場合には、以下のようになる。By the way, as shown in FIG. 3, the pellet 2 is made of an electrode module using a bonding material 20 such as a silver paste.
The back side of the circuit forming surface 2a side with respect to 3a is the electrode module 3a.
It is also possible to mount the unit in a state of facing each other, that is, in a face-up manner. In such a mounting method, for example, the electrode terminals of the electrode module 3a are connected by wire bonding.
In order to establish electrical continuity with 21, the following is performed.
すなわち、このペレット2の半導体集積回路形成面2a
を第2図に示すフェイスダウン状態から180度回転させ
た場合、フェイスダウン実装時に所定配置のリード10と
接合された各パッドはフェイスアップ時には電極モジュ
ール3aの電極端子配列とは整合しなくなる。したがっ
て、フェイスダウン実装用のペレットはフェイスアップ
実装では使用できなくなるおそれがある。That is, the semiconductor integrated circuit forming surface 2a of the pellet 2
2 is rotated 180 degrees from the face-down state shown in FIG. 2, the pads bonded to the leads 10 in a predetermined arrangement at the time of face-down mounting do not match the electrode terminal arrangement of the electrode module 3a at the time of face-up. Therefore, the pellets for face-down mounting may not be usable for face-up mounting.
しかし、本実施例では、ペレット2の回路形成面2aを
第1図の中心線CLを中心軸として180度回転させた状態
で、電極モジュール3aからみて回転前のワイヤレスボン
ディング用パッド位置に対応した位置の近傍に該パッド
と同一機能を有するワイヤボンディング用パッドが形成
されている。したがって、配線基板である電極モジュー
ル3aの端子配列あるいはペレット2上のパッド配列を変
更することなく、それぞれのパッドと対応する電極端子
21とを、金細線,アルミニウム細線,銅細線等のボンデ
ィングワイヤ22を用いたワイヤボンディングにより導通
させることができる。ワイヤボンディング技術において
は、ボールボンディング,熱圧着ボンディング,超音波
振動援用の熱圧着ボンディング,超音波振動ボンディン
グのいずれかであっても、ペレット2におけるワイヤボ
ンディングパッド電極と外部端子リードとの相対位置が
種々の配置関係をもっていても良好なワイヤボンディン
グを行なうことができる。However, in the present embodiment, the circuit forming surface 2a of the pellet 2 is rotated by 180 degrees about the center line CL in FIG. 1 and corresponds to the wireless bonding pad position before rotation when viewed from the electrode module 3a. A wire bonding pad having the same function as the pad is formed near the position. Therefore, without changing the terminal arrangement of the electrode module 3a, which is a wiring board, or the pad arrangement on the pellet 2, the electrode terminal corresponding to each pad is not changed.
21 can be electrically connected by wire bonding using a bonding wire 22 such as a gold wire, an aluminum wire, or a copper wire. In the wire bonding technology, the relative position between the wire bonding pad electrode and the external terminal lead in the pellet 2 is any of ball bonding, thermocompression bonding, thermocompression bonding assisted by ultrasonic vibration, and ultrasonic vibration bonding. Good wire bonding can be performed even with various arrangement relationships.
すなわち、第3図に示すようなフェイスアップ方式で
実装を行う際には、グランドパッド(Vss)12b,入出力
パッド(I/O)13b,電源パッド(Vcc)16bおよびクロッ
クパッド(CLK)17bに各々ワイヤ22を接続すればよいこ
とになる。このように、実装方式により、リード10ある
いはワイヤ22の接続されるパッドを選択変更することに
より、実装基板である電極モジュール3もしくは3a側の
端子配列を変更することなく、フェイスアップ方式ある
いはフェイスダウン方式の各実装方式を単一のペレット
2で実現することができる。That is, when mounting is performed by the face-up method as shown in FIG. 3, the ground pad (Vss) 12b, the input / output pad (I / O) 13b, the power supply pad (Vcc) 16b, and the clock pad (CLK) 17b The wire 22 may be connected to each. As described above, by selectively changing the pad to which the lead 10 or the wire 22 is connected depending on the mounting method, the face-up method or the face-down method can be performed without changing the terminal arrangement on the electrode module 3 or 3a side as the mounting substrate. Each mounting method can be realized by a single pellet 2.
以上のように、本実施例によれば以下の効果を得るこ
とができる。As described above, according to the present embodiment, the following effects can be obtained.
(1) ペレット2の回路形成面2aを第1図中の中心線
CLを中心軸として180度回転させた状態で、電極モジュ
ール3aからみて180度回転前の所定パッド位置に対応し
た位置の近傍に該パッドと同一機能を有するパッドを形
成することにより、ペレットの回転前と回転後とで同じ
機能を持つパッドを外部端子と接続できる。そのため、
電極モジュール3aの端子配列あるいはペレット2上のパ
ッド配列を変更することなく、単一のペレット2でフェ
イスダウンあるいはフェイスアップのいずれの実装方式
も可能となる。(1) The circuit forming surface 2a of the pellet 2 is aligned with the center line in FIG.
When the pad is rotated by 180 degrees around the center axis and a pad having the same function as the pad is formed near a position corresponding to a predetermined pad position before the rotation by 180 degrees as viewed from the electrode module 3a, the pellet is rotated. Pads having the same function before and after rotation can be connected to external terminals. for that reason,
Either the face-down or face-up mounting method can be performed with a single pellet 2 without changing the terminal arrangement of the electrode module 3a or the pad arrangement on the pellet 2.
(2) 前記(1)により、単一のペレット2で実装の
自由度が拡大するため、パッケージ構造の多様化を図る
ことができる。(2) According to the above (1), the degree of freedom of mounting with a single pellet 2 is increased, so that the package structure can be diversified.
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ペレットを
180度回転させる場合の中心線CLについては、第1図中
ペレット2の中心を水平方向に引かれた場合で説明した
が、ペレット2の中心を縦方向に引いた中心線を軸とし
てパッド配置を行ってもよい。Although the invention made by the inventor has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and it is needless to say that various modifications can be made without departing from the gist of the invention. Nor. For example, pellets
The center line CL for 180-degree rotation has been described with reference to the case where the center of the pellet 2 is drawn in the horizontal direction in FIG. 1, but the pad is arranged around the center line where the center of the pellet 2 is drawn in the vertical direction. May be performed.
また、フェイスアップ実装の例としてワイヤボンディ
ングによる場合のみ説明したが、フェイスダウンによる
場合と同様、パッドにバンプ電極を介在させてリードを
接合してもよい。Although only the case of wire bonding has been described as an example of face-up mounting, similarly to the case of face-down mounting, leads may be bonded to pads with bump electrodes interposed therebetween.
さらに、パッドの種類としては、実施例で説明したも
のの他に、リセットパッドRES、プログラム電圧供給パ
ッドVppあるいは性能検査用パッド等の形成されたもの
であってもよい。Further, as the types of pads, in addition to those described in the embodiment, reset pads RES, program voltage supply pads Vpp, performance test pads, or the like may be formed.
以上の説明では主として本発明者によってなされた発
明をその利用分野である、いわゆるICカードに適用した
場合について説明したが、これに限定されるものではな
く、たとえば樹脂封止型半導体装置あるいは気密封止型
半導体装置等の他のパッケージ構造を有する半導体装置
およびその製造方法にも適用できる。In the above description, the case where the invention made by the present inventors is applied to a so-called IC card, which is a field of application thereof, has been mainly described. However, the present invention is not limited to this case. The present invention can also be applied to a semiconductor device having another package structure such as a fixed semiconductor device and a method of manufacturing the same.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。The effect obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、第1の配置状態をもって配置された複数の
第1ボンディングパッド電極と、上記第1パッド電極と
同種の電気回路機能が与えられ上記第1の配置状態と異
なる第2の配置状態をもって配置された複数の第2ボン
ディングパッド電極とがその半導体ペレットの主面に形
成された半導体装置構造とすることにより、外部端子と
接続するボンディングパッドの選択ができる。したがっ
て従来のような異なる実装方式により各々独自のボンデ
ィングパッド配置を有するペレットを別個にそれぞれ用
意する必要がなく、単一のペレットで多種類の実装方式
に対応できる。That is, a plurality of first bonding pad electrodes arranged in the first arrangement state, and a second arrangement state different from the first arrangement state given the same kind of electric circuit function as the first pad electrode. By forming the semiconductor device structure in which the plurality of second bonding pad electrodes and the semiconductor pellet are formed on the main surface of the semiconductor pellet, a bonding pad to be connected to an external terminal can be selected. Therefore, it is not necessary to separately prepare pellets each having a unique bonding pad arrangement by a different mounting method as in the related art, and a single pellet can cope with various types of mounting methods.
〔実施例2〕 第7図は、本発明の他の実施例であるICカードを示す
平面図、第8図は、第7図に図示されたICカードに組み
込まれているテープキャリア方式のモジュールを示す平
面図、第9図は、第8図に図示されたモジュール(配線
基板)に取り付けられているICペレットを示す平面図、
第10図は第8図に図示されたモジュールのICペレット及
びその周辺の拡大平面図、第11図は第10図のXI−XI線に
沿った矢視断面図である。Second Embodiment FIG. 7 is a plan view showing an IC card according to another embodiment of the present invention, and FIG. 8 is a tape carrier type module incorporated in the IC card shown in FIG. FIG. 9 is a plan view showing an IC pellet attached to the module (wiring board) shown in FIG. 8,
FIG. 10 is an enlarged plan view of the IC pellet of the module shown in FIG. 8 and its periphery, and FIG. 11 is a sectional view taken along the line XI-XI in FIG.
本実施例の半導体装置は、いわゆるICカード101を構
成し、第7図に示すように、その平面形状は長方形で、
その四隅が切断・成形された四隅が丸味を帯びた形状を
している。第9図に示すICペレット102は第8図に示す
ようなキャリアテープから得られたモジュール103に取
り付けられた状態でICカード101に内蔵されており、カ
ード表面にはペレット102と電気的に導通された外部電
極104がICカード表面から露出した状態となっている。The semiconductor device of the present embodiment constitutes a so-called IC card 101, and as shown in FIG.
The four corners are cut and formed, and the four corners have a rounded shape. The IC pellet 102 shown in FIG. 9 is incorporated in the IC card 101 while being attached to a module 103 obtained from a carrier tape as shown in FIG. 8, and is electrically connected to the pellet 102 on the card surface. The external electrodes 104 thus exposed are exposed from the surface of the IC card.
ICカード101の断面構造は、第5図に示した実施例1
のICカードとほぼ同一のものである。すなわち硬質ポリ
塩化ビニール樹脂からなるカード基板に、ペレット102
が取付けられたモジュール103が装着され、さらに硬質
ポリ塩化ビニール樹脂からなるフィルム状のオーバーシ
ートでカード基板の表面および裏面がラミネート加工さ
れた構造となっている。なお、特に制限されないが、ペ
レット102の直上にはラミネート加工により磁気ストラ
イプ107が埋設されている。The cross-sectional structure of the IC card 101 is the same as that of the first embodiment shown in FIG.
It is almost the same as an IC card. That is, pellets 102 are placed on a card substrate made of hard PVC resin.
Is mounted, and the front and back surfaces of the card substrate are laminated with a film-like oversheet made of hard polyvinyl chloride resin. Note that, although not particularly limited, a magnetic stripe 107 is embedded directly above the pellet 102 by lamination.
前記モジュール103は第8図および第10図,第11図に
示すような構成にされている。すなわち、ガラスエポキ
シ樹脂からなるような絶縁シート130の表面に、銅箔か
らなるようなプリント配線もしくはメタライズ層108が
装着され、かかるメタライズ層108のそれぞれの端には
外部電極104が設けられている。絶縁シート130は、ペレ
ット装着孔109がそれぞれに設けられており、メタライ
ズ層108はペレット装着孔109の上方に延設される所定の
フィンガーリード110と一体的に接続されている。図示
は省略しているが、ペレット102とその周辺は表面保護
のために樹脂封止されている。The module 103 is configured as shown in FIGS. 8, 10 and 11. That is, a printed wiring or metallized layer 108 made of copper foil is mounted on the surface of an insulating sheet 130 made of glass epoxy resin, and an external electrode 104 is provided at each end of the metalized layer 108. . Each of the insulating sheets 130 is provided with a pellet mounting hole 109, and the metallized layer 108 is integrally connected to a predetermined finger lead 110 extending above the pellet mounting hole 109. Although not shown, the pellet 102 and its periphery are sealed with resin for surface protection.
ペレット102は、第8図から第11図に示すように、モ
ジュール103のフィンガーリード110に、その回路形成面
2aが対面される、いわゆるフェイスダウン方式により装
着されている。より詳しくは、ペレット102はその表面
に金あるいは半田等からなるボンディングパッド電極と
してのバンプ電極111を持ち、かかるバンプ電極がボン
ディング技術によってリード110と結合されている。ペ
レット102の表面は、リード110のボンディングの後に塗
布形成されるエポキシ樹脂からなるようなアンダーコー
ト材もしくは表面保護材によって覆われている。図示の
簡便上、表面保護材は図面上から省略している。The pellet 102 is mounted on the finger lead 110 of the module 103 as shown in FIGS.
It is mounted by the so-called face-down method where 2a faces each other. More specifically, the pellet 102 has a bump electrode 111 on its surface as a bonding pad electrode made of gold, solder, or the like, and the bump electrode is connected to the lead 110 by a bonding technique. The surface of the pellet 102 is covered with an undercoat material or a surface protection material made of an epoxy resin applied and formed after the bonding of the lead 110. For simplicity of illustration, the surface protective material is omitted from the drawing.
ここで、本実施例のペレット102の表面、すなわち回
路形成面102aには第9図に示すような配置をもって各種
ボンディングパッド電極112〜123が配設されている。こ
こで、本実施例では、これらのパッド電極は実質的な鏡
映対称のような一定の規則性を有する状態で各々配列さ
れている。すなわち、ペレット102の回路形成面102aを
その中心線CLを軸に180度回転させてペレット102の表裏
を逆にした場合において、実装基板であるモジュール10
3からみて回転前の所定パッド位置に対応した位置の近
傍に該パッドと同一機能を有するパッドがくるように所
要の同種のパッドが複数個互いに結線されて配設され、
ペレット102の回転前と回転後とで同一の機能を有する
パッドと外部端子との接続がなされるようパッド配列が
構成されている。Here, various bonding pad electrodes 112 to 123 are arranged on the surface of the pellet 102 of this embodiment, that is, on the circuit forming surface 102a, with the arrangement shown in FIG. Here, in the present embodiment, these pad electrodes are arranged in a state having a certain regularity such as substantial mirror symmetry. That is, when the circuit forming surface 102a of the pellet 102 is rotated by 180 degrees about the center line CL and the pellet 102 is turned upside down, the module 10
A plurality of required pads of the same type are arranged and connected to each other such that a pad having the same function as the pad comes near a position corresponding to a predetermined pad position before rotation as viewed from 3;
The pad arrangement is configured so that pads having the same function and external terminals are connected before and after rotation of the pellet 102.
本実施例のペレッド102は、第9図に示すように、6
組のボンディングパッド電極を有し、合計12個のボンデ
ィングパッド電極112〜123がペレット102の主面102aに
形成されている。ペレット102の左側には電源Vccパッド
112,113,リセットRESパッド114,115,クロックCLKパッド
116,117が配置されている。ペレット102の右側には、グ
ランドVssパッド118,119,プログラム電圧供給Vppパッド
120,121,入出力I/Oパッド122,123が配置されている。そ
して、各ボンディングパッド電極において、フェースダ
ウンボンディング方式のパッド電極112,114,116,118,12
0,122と、それの各々に対応するフェースアップボンデ
ィング方式のパッド電極113,115,117,119,121,123は互
いに電気的に結線されている。本実施例の場合、2つの
クロックCLKパッド116と117は、直接電気配線124によっ
て電気接続されており、その電気配線に対し直列に実施
例1で説明した保護回路が接続されている。なお、この
保護回路は、実施例1で説明したように、それぞれのク
ロックCLKパッド116とクロックCLKパッド117に直列に接
続した態様をとることもできる。As shown in FIG. 9, the pered 102 of this embodiment
It has a set of bonding pad electrodes, and a total of twelve bonding pad electrodes 112 to 123 are formed on the main surface 102 a of the pellet 102. Power supply Vcc pad on left side of pellet 102
112,113, Reset RES pad 114,115, Clock CLK pad
116,117 are arranged. On the right side of the pellet 102, ground Vss pads 118 and 119, program voltage supply Vpp pad
120, 121 and input / output I / O pads 122, 123 are arranged. Then, in each bonding pad electrode, the pad electrodes 112, 114, 116, 118,
0, 122 and the corresponding pad electrodes 113, 115, 117, 119, 121, 123 of the face-up bonding method are electrically connected to each other. In the case of the present embodiment, the two clock CLK pads 116 and 117 are electrically connected directly by an electric wiring 124, and the protection circuit described in the first embodiment is connected in series to the electric wiring. Note that, as described in the first embodiment, this protection circuit may have a mode in which the clock CLK pad 116 and the clock CLK pad 117 are connected in series.
また、2つの入出力I/Oパッド122と123は、直接電気
配線125によって電気接続されており、その電気配線に
対し直列に実施例1で説明した出力バッファ回路,サー
ジ吸収回路が接続されている。なお、これらの出力バッ
ファ回路,サージ吸収回路は、実施例1で説明したよう
に、それぞれの入出力I/Oパッド122と入出力I/Oパッド1
23に直列に接続した態様をとることもできる。The two input / output I / O pads 122 and 123 are electrically connected directly by an electric wiring 125, and the output buffer circuit and the surge absorbing circuit described in the first embodiment are connected in series to the electric wiring. I have. As described in the first embodiment, these output buffer circuits and surge absorbing circuits are provided with respective input / output I / O pads 122 and input / output I / O pads 1.
It is also possible to adopt a mode in which the connection is made in series with the connection 23.
第8図に示すように、上記ペレット102の各ボンディ
ングパッド電極に対応した外部電極104がICカードに設
けられている。なお、ICカード103における外部電極の
うち、NCで示したものは、ノンコネクション(None Con
nection)の略号であり、無接続用外部電極で、将来のI
Cカード機能の展開に備えて設けている予備電極であ
る。現状のICカードにおいては、何ら他の電気回路と接
続されていない外部電極である。As shown in FIG. 8, external electrodes 104 corresponding to the respective bonding pad electrodes of the pellet 102 are provided on the IC card. Among the external electrodes of the IC card 103, those indicated by NC are non-connection (None Connection).
nection), which is an external electrode for non-connection
This is a spare electrode provided in preparation for the development of the C card function. In the current IC card, it is an external electrode that is not connected to any other electric circuit.
ところで、上記ペレット102は、第12図〜第13図に示
されたように、銀ペースト等の接合剤102bを用いて、モ
ジュール103に対して回路形成面102a側の裏面を該モジ
ュール103に対面させた状態、すなわちフェイスアップ
方式で取付けることも可能である。このような実装方式
で、例えばワイヤボンディングによりモジュール103の
端子リード126との電気的導通を図る場合には、以下の
ようになる。Meanwhile, as shown in FIG. 12 to FIG. 13, the pellet 102 is formed by using a bonding agent 102b such as a silver paste to face the back surface of the circuit forming surface 102a side of the module 103 to the module 103. It is also possible to mount in a state in which it is made to face, that is, in a face-up manner. When electrical conduction with the terminal leads 126 of the module 103 is to be achieved by, for example, wire bonding in such a mounting method, the following is performed.
すなわち、このペレット102の回路形成面102aを第10
図〜第11図に示すフェイスダウンの状態から180度回転
させた場合、フェイスダウン実装時に所定配置のリード
110と接合された各パッドはフェイスアップ時にはモジ
ュール103の電極端子配列とは整合しなくなる。したが
って、フェイスダウン実装用のペレットはフェイスアッ
プ実装では使用できなくなるおそれがある。That is, the circuit forming surface 102a of the pellet 102 is
When rotated 180 degrees from the face-down state shown in Figs.
Each pad bonded to 110 does not match the electrode terminal arrangement of module 103 at face-up. Therefore, the pellets for face-down mounting may not be usable for face-up mounting.
しかし、本実施例ではペレット102の回路形成面102a
を第9図の中心線CLを軸として180度回転させた状態
で、モジュール103からみて回転前の所定パッド位置に
対応した位置の近傍に該パッドと同一機能を有するパッ
ドが形成されている。したがって、実装基板であるモジ
ュール103の端子配列あるいはペレット102上のパッド配
列を変更することなく、それぞれのパッドと対応する端
子リード126とを、金等のワイヤ127を用いたワイヤボン
ディングにより導通させることが可能となる。However, in this embodiment, the circuit forming surface 102a of the pellet 102
9 is rotated 180 degrees about the center line CL in FIG. 9, and a pad having the same function as the pad is formed near a position corresponding to a predetermined pad position before rotation when viewed from the module 103. Therefore, without changing the terminal arrangement of the module 103 which is a mounting substrate or the pad arrangement on the pellet 102, each pad and the corresponding terminal lead 126 can be electrically connected by wire bonding using a wire 127 such as gold. Becomes possible.
すなわち、第12図〜第13図に示すようなフェイスアッ
プ方式で実装を行う際には、電源Vccパッド113,リセッ
トRESパッド115,クロックCLKパッド117,グランドVssパ
ッド119,プログラム電圧供給Vppパッド121,入出力I/Oパ
ッド123と各端子リード126をボンディングワイヤ127に
より相互接続すればよいことになる。That is, when mounting is performed by the face-up method as shown in FIGS. 12 to 13, the power supply Vcc pad 113, the reset RES pad 115, the clock CLK pad 117, the ground Vss pad 119, the program voltage supply Vpp pad 121 Therefore, the input / output I / O pad 123 and each terminal lead 126 may be interconnected by the bonding wire 127.
このように、実装方式により、端子リード126あるい
はワイヤ127の接続されるパッドを選択変更することに
より、実装基板であるモジュール103もしくは端子リー
ド126配列を変更することなく、フェイスアップ方式あ
るいはフェイスダウン方式の各実装方式を単一のペレッ
ト102で実現することができる。As described above, by selectively changing the terminal lead 126 or the pad to which the wire 127 is connected depending on the mounting method, the face-up method or the face-down method can be performed without changing the arrangement of the module 103 or the terminal lead 126 as the mounting substrate. Can be realized by a single pellet 102.
以上のように、本実施例によれば以下の効果を得るこ
とができる。As described above, according to the present embodiment, the following effects can be obtained.
(1) ペレット102の回路形成面102aを第9図中の中
心線CLを軸として180度回転させた状態で、モジュール1
03からみて回転前の所定パッド位置に対応した位置の近
傍に該パッドと同一機能を有するパッドを形成すること
により、ペレット102の回転前と回転後とで同じ機能を
持つパッドを外部端子と接続できるので、モジュール10
3の端子配列あるいはペレット102上のパッド配列を変更
することなく、単一のペレット102でフェイスダウンあ
るいはフェイスアップのいずれの実装方式も可能とな
る。(1) With the circuit forming surface 102a of the pellet 102 rotated 180 degrees around the center line CL in FIG.
A pad having the same function as before and after the rotation of the pellet 102 is connected to an external terminal by forming a pad having the same function as the pad near the position corresponding to the predetermined pad position before rotation as viewed from 03. Module 10
It is possible to perform either face-down or face-up mounting with a single pellet 102 without changing the terminal arrangement 3 or the pad arrangement on the pellet 102.
(2) 前記(1)により、単一のペレット102で実装
の自由度が拡大するため、パッケージ構造の多様化を図
ることができる。(2) According to the above (1), the degree of freedom of mounting with a single pellet 102 is increased, so that the package structure can be diversified.
第14図〜第15図に示すものは、ワイヤボンディング用
パッド電極113,115,117,119,121,123に、あらかじめバ
ンプ128aを形成しているフィンガーリード128における
バンプ128aをワイヤレスボンディングしたものである。
ICペレット102におけるボンディングパッド電極にあら
かじめバンプを形成しておくものに比較してコスト面で
有利である。フィンガーリード128の先端部にバンプ128
aを形成するには、フィンガーリード128の先端部に突起
形状ができるようにフィンガーリードに選択エッチング
などを施こしてフィンガーリードを成形加工することに
より行なうことができる。FIGS. 14 to 15 show the wire bonding pad electrodes 113, 115, 117, 119, 121, 123 and the bumps 128a of the finger leads 128 on which the bumps 128a are formed in advance, which are wirelessly bonded.
This is advantageous in terms of cost as compared with a method in which a bump is previously formed on the bonding pad electrode in the IC pellet 102. Bump 128 at the tip of finger lead 128
The formation of a can be performed by subjecting the finger lead to selective etching or the like so as to form a projection at the tip of the finger lead 128, and forming the finger lead.
第1の配置状態をもって配置された複数の第1ボンデ
ィングパッド電極と、第1ボンディングパッド電極と同
種の機能が与えられ第1の配置状態と異なる第2の配置
状態をもって配置された複数の第2ボンディングパッド
電極とがICペレットの一表面に形成された半導体装置の
構造とすることにより、外部端子リードと電気接続する
ボンディングパッドの選択が可能となる。そのため、フ
ェースダウン方式,フェイスアップ方式あるいはワイヤ
ボンディング方式,ワイヤレスボンディング方式などの
種々の方式により1つの半導体ペレットと外部端子リー
ドとが電気接続することができる。それにともない、本
発明は、種々の異なる実装方式により各々独自のパッド
配置を有する半導体ペレットを別個に用意する必要がな
く、単一の半導体ペレットで多種類の実装方式に対応で
きる。A plurality of first bonding pad electrodes arranged in a first arrangement state, and a plurality of second bonding pad electrodes arranged in a second arrangement state different from the first arrangement state given the same function as the first bonding pad electrode. With the structure of the semiconductor device in which the bonding pad electrode and the IC pellet are formed on one surface of the IC pellet, it becomes possible to select a bonding pad to be electrically connected to the external terminal lead. Therefore, one semiconductor pellet and an external terminal lead can be electrically connected by various methods such as a face-down method, a face-up method, a wire bonding method, and a wireless bonding method. Accordingly, in the present invention, it is not necessary to separately prepare semiconductor pellets each having a unique pad arrangement by various different mounting methods, and a single semiconductor pellet can cope with various types of mounting methods.
第1図は本発明の一実施例に適用されるペレットのパッ
ド形成状態を示す概略拡大平面図、 第2図はフェイスダウンによるペレットの実装例を示す
概略拡大断面図、 第3図はフェイスアップによるペレットの実装例を示す
概略拡大断面図、 第4図は実施例のICカード全体を示す平面図、 第5図は第4図のV−V線における拡大断面図、 第6図は電極モジュールを示す拡大平面図である。 第7図は、本発明の他の実施例であるICカードを示す平
面図、 第8図は、第7図に図示されたICカードに組み込まれて
いるテープキャリア方式のモジュールを示す平面図、 第9図は、第8図に図示されたモジュール(配線基板)
に取り付けられているICペレットを示す平面図、 第10図は、第8図に図示されたモジュールのICペレット
及びその周辺の拡大平面図、 第11図は、第10図のXI−XI線に沿った矢視断面図、 第12図は、ワイヤボンディング方式の電気接続を採用し
たICモジュールの一部拡大裏面図、 第13図は、第12図のXIII−XIII線に沿った矢視断面図、 第14図は、ワイヤレスボンディング方式の電気接続を採
用したICモジュールの一部拡大裏面図、 第15図は、第14図のXV−XV線に沿った矢視断面図であ
る。FIG. 1 is a schematic enlarged plan view showing a pad forming state of a pellet applied to one embodiment of the present invention, FIG. 2 is a schematic enlarged sectional view showing an example of mounting a pellet by face-down, and FIG. FIG. 4 is a plan view showing the entire IC card of the embodiment, FIG. 5 is an enlarged sectional view taken along the line VV in FIG. 4, and FIG. 6 is an electrode module. FIG. FIG. 7 is a plan view showing an IC card according to another embodiment of the present invention. FIG. 8 is a plan view showing a tape carrier type module incorporated in the IC card shown in FIG. FIG. 9 shows a module (wiring board) shown in FIG.
FIG. 10 is an enlarged plan view of the IC pellet of the module shown in FIG. 8 and the periphery thereof, and FIG. 11 is a sectional view taken along line XI-XI of FIG. FIG. 12 is a partially enlarged rear view of an IC module employing wire-bonding electrical connection, and FIG. 13 is a cross-sectional view taken along line XIII-XIII of FIG. FIG. 14 is a partially enlarged rear view of the IC module employing the electric connection of the wireless bonding method, and FIG. 15 is a sectional view taken along the line XV-XV in FIG.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川下 智恵 小平市上水本町1450番地 株式会社日立 製作所半導体事業部内 (56)参考文献 特開 昭59−21055(JP,A) 実開 昭62−83672(JP,U) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Chie Kawashita 1450 Kamisumihonmachi, Kodaira City Inside Semiconductor Division, Hitachi, Ltd. (56) References JP-A-59-21055 (JP, A) (JP, U)
Claims (13)
がICカード用基板に取り付けられている半導体装置にお
いて、 前記半導体ペレットの表面に設けられているボンディン
グパッド電極は、第1の配置状態をもって配置され、前
記半導体ペレット上を延長する配線層を通じて所定の機
能の回路に接続された複数の第1ボンディングパッド電
極と、前記第1の配置状態と異なる第2の配置状態をも
って配置され、前記配線層を通じて前記回路に接続され
た複数の第2ボンディングパッド電極とから構成されて
なり、前記配線層を通じて前記回路に接続された前記複
数の第1ボンディングパッド電極と前記複数の第2ボン
ディングパッド電極のそれぞれは、前記半導体ペレット
の表面の中心線を軸にして実質的に鏡映対称となるよう
に配置され、前記複数の第1ボンディングパッド電極ま
たは前記複数の第2ボンディングパッド電極のいずれか
一方のボンディングパッド電極とそれに対応する外部端
子リードとが電気的に導通されていることを特徴とする
半導体装置。1. A semiconductor device in which a semiconductor pellet on which an integrated circuit is formed is mounted on a substrate for an IC card, wherein bonding pad electrodes provided on a surface of the semiconductor pellet are arranged in a first arrangement state. A plurality of first bonding pad electrodes connected to a circuit having a predetermined function through a wiring layer extending on the semiconductor pellet; and a plurality of first bonding pad electrodes arranged in a second arrangement state different from the first arrangement state; And a plurality of second bonding pad electrodes connected to the circuit through the plurality of first bonding pad electrodes and the plurality of second bonding pad electrodes respectively connected to the circuit through the wiring layer. Are arranged so as to be substantially mirror-symmetric with respect to the center line of the surface of the semiconductor pellet. The semiconductor device characterized by either one of the bonding pad electrodes of the plurality of first bonding pad electrodes or the plurality of second bonding pad electrode and the external terminal lead corresponding thereto are electrically connected.
がICカード用基板に取り付けられている半導体装置にお
いて、 前記半導体ペレットの表面に設けられているボンディン
グパッド電極は、第1の配置状態をもって配置され、前
記半導体ペレット上を延長する配線層を通じて所定の機
能の回路に接続された複数の第1ボンディングパッド電
極と、前記第1の配置状態と異なる第2の配置状態をも
って配置され、前記配線層を通じて前記回路に接続され
た複数の第2ボンディングパッド電極とから構成されて
なり、前記配線層を通じて前記回路に接続された前記複
数の第1ボンディングパッド電極と前記複数の第2ボン
ディングパッド電極のそれぞれは、前記半導体ペレット
の表面の中心線を介して実質的に平行移動の関係となる
ように配置され、前記複数の第1ボンディングパッド電
極または前記複数の第2ボンディングパッド電極のいず
れか一方のボンディングパッド電極とそれに対応する外
部端子リードとが電気的に導通されていることを特徴と
する半導体装置。2. A semiconductor device in which a semiconductor pellet on which an integrated circuit is formed is attached to an IC card substrate, wherein bonding pad electrodes provided on a surface of the semiconductor pellet are arranged in a first arrangement state. A plurality of first bonding pad electrodes connected to a circuit having a predetermined function through a wiring layer extending on the semiconductor pellet; and a plurality of first bonding pad electrodes arranged in a second arrangement state different from the first arrangement state; And a plurality of second bonding pad electrodes connected to the circuit through the plurality of first bonding pad electrodes and the plurality of second bonding pad electrodes respectively connected to the circuit through the wiring layer. Are arranged so as to have a substantially parallel movement relationship through the center line of the surface of the semiconductor pellet. Wherein either one of the plurality of first bonding pad electrodes or the plurality of second bonding pad electrodes is electrically connected to an external terminal lead corresponding thereto. .
の複数のボンディングパッド電極を複数の外部端リード
にボンディングしたのち、前記半導体ペレットおよびそ
の周辺を樹脂封止する半導体装置の製造方法において、 前記半導体ペレットの表面に設けられているボンディン
グパッド電極は、第1の配置状態をもって配置され、前
記半導体ペレット上を延長する配線層を通じて所定の機
能の回路に接続された複数の第1ボンディングパッド電
極と、前記第1の配置状態と異なる第2の配置状態をも
って配置され、前記配線層を通じて前記回路に接続され
た複数の第2ボンディングパッド電極とから構成されて
なり、前記配線層を通じて前記回路に接続された前記複
数の第1ボンディングパッド電極と前記複数の第2ボン
ディングパッド電極のそれぞれは、前記半導体ペレット
の表面の中心線を軸にして実質的に鏡映対称となるよう
に配置されていることを特徴とする半導体装置の製造方
法。3. A method for manufacturing a semiconductor device, comprising: bonding a plurality of bonding pad electrodes of a semiconductor pellet on which an integrated circuit is formed to a plurality of external end leads; and sealing the semiconductor pellet and its periphery with a resin. The bonding pad electrodes provided on the surface of the semiconductor pellet are arranged in a first arrangement state, and are connected to a plurality of first bonding pad electrodes connected to a circuit having a predetermined function through a wiring layer extending on the semiconductor pellet. And a plurality of second bonding pad electrodes arranged in a second arrangement state different from the first arrangement state and connected to the circuit through the wiring layer, and connected to the circuit through the wiring layer. The plurality of first bonding pad electrodes and the plurality of second bonding pad electrodes A method of manufacturing a semiconductor device, wherein each of the poles is arranged so as to be substantially mirror-symmetric with respect to a center line of the surface of the semiconductor pellet.
の複数のボンディングパッド電極を複数の外部端リード
にボンディングしたのち、前記半導体ペレットおよびそ
の周辺を樹脂封止する半導体装置の製造方法において、 前記半導体ペレットの表面に設けられているボンディン
グパッド電極は、第1の配置状態をもって配置され、前
記半導体ペレット上を延長する配線層を通じて所定の機
能の回路に接続された複数の第1ボンディングパッド電
極と、前記第1の配置状態と異なる第2の配置状態をも
って配置され、前記配線層を通じて前記回路に接続され
た複数の第2ボンディングパッド電極とから構成されて
なり、前記配線層を通じて前記回路に接続された前記複
数の第1ボンディングパッド電極と前記複数の第2ボン
ディングパッド電極のそれぞれは、前記半導体ペレット
の表面の中心線を介して実質的に平行移動の関係となる
ように配置されていることを特徴とする半導体装置の製
造方法。4. A method for manufacturing a semiconductor device, comprising: bonding a plurality of bonding pad electrodes of a semiconductor pellet on which an integrated circuit is formed to a plurality of external end leads; and sealing the semiconductor pellet and its periphery with a resin. The bonding pad electrodes provided on the surface of the semiconductor pellet are arranged in a first arrangement state, and are connected to a plurality of first bonding pad electrodes connected to a circuit having a predetermined function through a wiring layer extending on the semiconductor pellet. And a plurality of second bonding pad electrodes arranged in a second arrangement state different from the first arrangement state and connected to the circuit through the wiring layer, and connected to the circuit through the wiring layer. The plurality of first bonding pad electrodes and the plurality of second bonding pad electrodes A method of manufacturing a semiconductor device, wherein each of the poles is arranged so as to have a substantially parallel movement relationship via a center line on the surface of the semiconductor pellet.
に対応する外部端子リードをワイヤレスボンディング法
により相互接続することを特徴とする特許請求の範囲第
3項または第4項記載の半導体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 3, wherein an external terminal lead corresponding to the first bonding pad electrode is interconnected by a wireless bonding method. .
に対応する外部端子リードをボンディングワイヤを用い
て相互接続することを特徴とする特許請求の範囲第3項
または第4項記載の半導体装置の製造方法。6. The manufacturing of a semiconductor device according to claim 3, wherein an external terminal lead corresponding to said second bonding pad electrode is interconnected by using a bonding wire. Method.
は、必要に応じワイヤレスボンディング法により前記外
部端子リードに電気接続されるものであり、 前記複数の第2ボンディングパッド電極は、必要に応じ
ワイヤボンディング法により前記外部端子リードに電気
接続されるものであることを特徴とする特許請求の範囲
第3項または第4項記載の半導体装置の製造方法。7. The plurality of first bonding pad electrodes are electrically connected to the external terminal leads by a wireless bonding method as necessary, and the plurality of second bonding pad electrodes are wire-bonded as necessary. 5. The method according to claim 3, wherein the semiconductor device is electrically connected to the external terminal lead by a method.
は、バンプ形状を有するものであることを特徴とする特
許請求の範囲第3項または第4項記載の半導体装置の製
造方法。8. The method according to claim 3, wherein the plurality of first bonding pad electrodes have a bump shape.
は、電源Vccパッド電極、リセットRESパッド電極、クロ
ックCLKパッド電極、グランドVssパッド電極、プログラ
ム電圧供給Vppパッド電極および入出力I/Oパッド電極を
有し、 前記複数の第2ボンディングパッド電極は、前記第1ボ
ンディングパッド電極と同じく、電源Vccパッド電極、
リセットRESパッド電極、クロックCLKパッド電極、グラ
ンドVssパッド電極、プログラム電極供給Vppパッド電極
および入出力I/Oパッド電極を有することを特徴とする
特許請求の範囲第3項または第4項記載の半導体装置の
製造方法。9. The plurality of first bonding pad electrodes include a power Vcc pad electrode, a reset RES pad electrode, a clock CLK pad electrode, a ground Vss pad electrode, a program voltage supply Vpp pad electrode, and an input / output I / O pad electrode. Wherein the plurality of second bonding pad electrodes are, like the first bonding pad electrode, a power supply Vcc pad electrode;
5. The semiconductor according to claim 3, further comprising a reset RES pad electrode, a clock CLK pad electrode, a ground Vss pad electrode, a program electrode supply Vpp pad electrode, and an input / output I / O pad electrode. Device manufacturing method.
には、前記クロックCLKパッド電極が含まれており、ま
た、前記複数の第2ボンディングパッド電極にも前記ク
ロックCLKパッド電極が含まれており、前記第1ボンデ
ィグパッド電極における前記クロックCLKパッド電極と
前記第2ボンディグパッド電極における前記クロックCL
Kパッド電極とは短絡されていることを特徴とする特許
請求の範囲第9項記載の半導体装置の製造方法。10. The plurality of first bonding pad electrodes include the clock CLK pad electrode, and the plurality of second bonding pad electrodes also include the clock CLK pad electrode. The clock CLK pad electrode on the first bond pad electrode and the clock CL on the second bond pad electrode
10. The method according to claim 9, wherein the K pad electrode is short-circuited.
数の第1ボンディグパッド電極にも前記複数の第2ボン
ディングパッド電極にも含まれており、それぞれのクロ
ックCLKパッド電極には前記半導体ペレットに形成され
ている集積回路を破壊から防止するための保護回路が結
線されていることを特徴とする特許請求の範囲第9項記
載の半導体装置の製造方法。11. The clock CLK pad electrode is included in both the plurality of first bonding pad electrodes and the plurality of second bonding pad electrodes, and each clock CLK pad electrode is provided on the semiconductor pellet. 10. The method according to claim 9, wherein a protection circuit for preventing the formed integrated circuit from being destroyed is connected.
は、前記入出力I/Oパッド電極が含まれており、また、
前記複数の第2ボンディングパッド電極にも前記入出力
I/Oパッド電極が含まれており、前記第1ボンディング
パッド電極における前記入出力I/Oパッド電極と前記第
2ボンディングパッド電極における前記入出力I/Oパッ
ド電極とは短絡されていることを特徴とする特許請求の
範囲第9項記載の半導体装置の製造方法。12. The input / output I / O pad electrode is included in the plurality of first bonding pad electrodes.
The input / output is also applied to the plurality of second bonding pad electrodes.
An I / O pad electrode is included, and the input / output I / O pad electrode on the first bonding pad electrode and the input / output I / O pad electrode on the second bonding pad electrode are short-circuited. 10. The method for manufacturing a semiconductor device according to claim 9, wherein:
の第1ボンディングパッド電極にも前記複数の第2にも
含まれており、それぞれの入出力I/Oパッド電極には出
力バッファ回路および前記半導体ペレットに形成されて
いる集積回路を破壊から防止する入力回路における保護
抵抗が結線されていることを特徴とする特許請求の範囲
第9項記載の半導体装置の製造方法。13. The input / output I / O pad electrode is included in both the plurality of first bonding pad electrodes and the plurality of second pads, and each input / output I / O pad electrode has an output buffer. 10. The method of manufacturing a semiconductor device according to claim 9, wherein a protection resistor in an input circuit for preventing a circuit and an integrated circuit formed in the semiconductor pellet from being destroyed is connected.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62101920A JP2633249B2 (en) | 1987-04-27 | 1987-04-27 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63267598A JPS63267598A (en) | 1988-11-04 |
JP2633249B2 true JP2633249B2 (en) | 1997-07-23 |
Family
ID=14313345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62101920A Expired - Fee Related JP2633249B2 (en) | 1987-04-27 | 1987-04-27 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2633249B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6259158B1 (en) | 1996-12-26 | 2001-07-10 | Hitachi, Ltd. | Semiconductor device utilizing an external electrode with a small pitch connected to a substrate |
JP2943781B2 (en) * | 1997-08-08 | 1999-08-30 | 日本電気株式会社 | Semiconductor memory |
JP4639245B2 (en) * | 2008-05-22 | 2011-02-23 | パナソニック株式会社 | Semiconductor element and semiconductor device using the same |
JP2011066298A (en) * | 2009-09-18 | 2011-03-31 | Renesas Electronics Corp | Semiconductor chip and semiconductor device |
JP5445300B2 (en) * | 2010-04-15 | 2014-03-19 | 大日本印刷株式会社 | IC module and IC card |
JP2012114241A (en) | 2010-11-25 | 2012-06-14 | Renesas Electronics Corp | Semiconductor chip and semiconductor device |
-
1987
- 1987-04-27 JP JP62101920A patent/JP2633249B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS63267598A (en) | 1988-11-04 |
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