JP2625854B2 - Matte color effect generator - Google Patents
Matte color effect generatorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマットカラー効果発生器に関し、特に映像信
号の特定する部分の色を自由に変化させる為のマットカ
ラー効果を提供するマットカラー効果発生器に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matte color effect generator, and more particularly to a matte color effect generator for providing a matte color effect for freely changing the color of a specified portion of a video signal. About the vessel.
映像信号の特定する部分の色を抽出,指定してその色
を所望の色に変化するマットカラー効果はよく知られて
いる。従来、この種のマットカラー効果発生器はある特
定のレベル(輝度)以上の所だけ色が変化できるものと
なっていた。The matte color effect of extracting and specifying a color of a specified portion of a video signal and changing the color to a desired color is well known. Conventionally, this type of matte color effect generator can change the color only at a certain level (luminance) or higher.
上述した従来のマットカラー効果発生器は、特定レベ
ル以上の所に限って色の変化が可能であり、色レベルの
低い赤色部分や、さらに色レベルの低い顔の部分などは
色の変化が極めて難しいという欠点がある。The conventional matte color effect generator described above can change the color only at a certain level or higher, and the color change is extremely small in a red part with a low color level and a face part with a low color level. There is a disadvantage that it is difficult.
本発明の目的は上述した欠点を除去し、顔など指定し
た特定部分だけの色も変えられるマットカラー効果発生
器を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a matte color effect generator which eliminates the above-mentioned drawbacks and can change the color of only a specified portion such as a face.
本発明のマットカラー効果発生器は、コンポーネント
テレビジョン映像信号(R・G・B)を符号化する為の
A/Dコンバータと、前記A/Dコンバータによって符号化さ
れた信号の予め設定された部分だけを通すゲート回路
と、前記予め設定した部分を設定するカーサー(curso
r)信号を発生するカーサー発生器と、その出力をある
タイミングで保持するレジスタ(1)と、前記ゲート回
路を通さないでそのままデータを保持するレジスタ
(2)と、前記レジスタ(2)の出力と前記レジスタ
(1)の出力とを入力して比較しパルスを出力するコン
パレータと、前記レジスタ(2)の出力の予め設定され
た部分のみデータを変化させる乗算器と、前記乗算器の
係数となる値をCPUデータバスから保持するためのトラ
イステートレジスタ(1)と、前記レジスタ(2)の出
力の予め設定された部分以外に係数として固定データ1.
00を与えるトライステートレジスタ(2)とを備え前記
コンパレータから得られたパルスで前記トライステート
レジスタ(1)を制御するとともに前記パルスを反転し
て前記トライステートレジスタ(2)を制御しつつ入力
にマットキー処理を施すマットキー処理器と、前記マッ
トキー処理器の出力をD/A変換するD/Aコンバータと、前
記A/Dコンバータおよびマットキー処理器に対する基準
パルスを発生するリードクロック発生器とをそれぞれR
・G・B3組備えて構成される。The matte color effect generator of the present invention is used to encode a component television video signal (RGB).
An A / D converter, a gate circuit for passing only a predetermined portion of the signal encoded by the A / D converter, and a cursor for setting the predetermined portion.
r) A cursor generator for generating a signal, a register (1) for holding its output at a certain timing, a register (2) for holding data as it is without passing through the gate circuit, and an output of the register (2) A comparator that inputs and compares the output of the register (1) and outputs a pulse, a multiplier that changes data only in a preset portion of the output of the register (2), and a coefficient of the multiplier. And a tri-state register (1) for holding a value from the CPU data bus, and fixed data 1.
And a tri-state register (2) for giving 00 to control the tri-state register (1) with a pulse obtained from the comparator and inverting the pulse to control the tri-state register (2) to input A mat key processor for performing mat key processing, a D / A converter for D / A converting the output of the mat key processor, and a read clock generator for generating a reference pulse for the A / D converter and the mat key processor And R
・ It is equipped with three sets of GB.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第1図は本発明の一実施例の全体ブロック図であり、
また、第2図は第1図のマットキー処理器2の詳細ブロ
ック図である。第1図の実施例は、コンポーネント映像
信号(R・G・B)を符号化するA/Dコンバータ1と、
マットカラー効果をA/Dコンバータ1の出力に施すマッ
トキー処理器2と、マットキー処理器2の出力をアナロ
グ化するD/Aコンバータ3およびリードクロック発生器
4を備えて構成される。FIG. 1 is an overall block diagram of an embodiment of the present invention.
FIG. 2 is a detailed block diagram of the mat key processor 2 of FIG. FIG. 1 shows an embodiment of an A / D converter 1 for encoding a component video signal (RGB).
It comprises a mat key processor 2 for applying a matte color effect to the output of the A / D converter 1, a D / A converter 3 for converting the output of the mat key processor 2 into an analog signal, and a read clock generator 4.
第1図において、コンポーネント映像信号(R・G・
B)はまずそれぞれA/Dコンバータ1に入力し符号化さ
れる。この符号化信号は次にマットキー処理器2に供給
される。以下第2図を参照しつつ、コンポーネント映像
信号Rを例として説明する。In FIG. 1, component video signals (R, G,
B) are first input to the A / D converter 1 and encoded. This encoded signal is then supplied to the mat key processor 2. Hereinafter, the component video signal R will be described as an example with reference to FIG.
符号化されたコンポーネント映像信号は、ANDゲート2
1−1に入力され、カーサー発生器29から得られた1画
素分だけ通過するためのゲートパルスとしてのカーサー
信号によって出力される。この出力はレジスタ(1)22
−1に入力され、単一クロックによってラッチされる。
ラッチされた出力はコンパレータ24−1に入力され、レ
ジスタ(1)23−1を経て供給されるもとの加工されな
いデータと比較される。The encoded component video signal is output to the AND gate 2
The signal is input to 1-1, and is output by a cursor signal as a gate pulse for passing by one pixel obtained from the cursor generator 29. This output is stored in register (1) 22
-1 and latched by a single clock.
The latched output is input to the comparator 24-1 and compared with the original unprocessed data supplied through the register (1) 23-1.
一方、レジスタ(2)23−1の出力するもとのデータ
は乗算器28−1にも入力され、次のようにしてカーサー
信号で指定された部分のみレベルを可変させる。On the other hand, the original data output from the register (2) 23-1 is also input to the multiplier 28-1, and the level is varied only in the portion designated by the cursor signal as follows.
上述したレベルの可変量は、CPUで予め計算されCPUデ
ータバスを介しトライステートレジスタ(1)26−1を
通して係数としてラッチされる。The variable amount of the level described above is calculated in advance by the CPU and latched as a coefficient through the tri-state register (1) 26-1 via the CPU data bus.
このトライステートレジスタ(1)26−1は、コンパ
レータ24−1の出力する一致パルスによって制御され
る。The tri-state register (1) 26-1 is controlled by a coincidence pulse output from the comparator 24-1.
トライステートレジスタ(2)27−1は、カーサー信
号で指定されない部分のレベルは変化させないように固
定データ1.00をラッチし、インバータ25−1で反転した
上述の一致パルスで制御される。このようにしてある特
定部分のみ色を変化可能とする。The tri-state register (2) 27-1 latches the fixed data 1.00 so as not to change the level of the part not specified by the cursor signal, and is controlled by the above-mentioned coincidence pulse inverted by the inverter 25-1. In this way, the color can be changed only in a specific portion.
第3図は第1図の実施例のマットカラー効果画像の一
例を示す説明図である。第2図(a)は、画面101に映
出された人物102の顔104の色を変化される場合のカーサ
ーの設定を示すもので、この場合はカーサー103を顔104
の位置に置くことになる。この特定部分を対象としてマ
ットカラー効果を施すことにより、第2図(b)の交差
線で示すように顔104の色が変化する。FIG. 3 is an explanatory diagram showing an example of the matte color effect image of the embodiment of FIG. FIG. 2 (a) shows the setting of a cursor when the color of the face 104 of the person 102 projected on the screen 101 is changed.
Position. By applying the matte color effect to this specific portion, the color of the face 104 changes as shown by the cross line in FIG. 2 (b).
以上説明したように本発明は、映像から抽出・指定し
た特定部分の色データを記憶し、この記憶されたデータ
と原データとを比較してマットカラー効果を提供するマ
ットキー処理を施して特定部分だけを制御することによ
り、色レベルの低い顔などの部分でも色を変えることが
できるという効果がある。As described above, the present invention stores color data of a specific portion extracted and specified from a video, compares the stored data with original data, and performs a mat key process for providing a matte color effect. By controlling only the portion, there is an effect that the color can be changed even in a portion such as a face having a low color level.
第1図は本発明の一実施例の全体ブロック図、第2図は
第1図の実施例のマットキー処理器2の詳細ブロック
図、第3図は第1図の実施例のマットカラー効果画像の
一例を示す説明図である。 1……A/Dコンバータ、2……マットキー処理器、3…
…D/Aコンバータ、4……リードクロック発生器、21−
1〜21−3……ANDゲート、22−1〜22−3……レジス
タ(1)、23−1〜23−3……レジスタ(2)、24−1
〜24−3……コンパレータ、25−1〜25−3……インバ
ータ、26−1〜26−3……トライステートレジスタ
(1)、27−1〜27−3……トライステートレジスタ
(2)、28−1〜28−3……乗算器。1 is an overall block diagram of one embodiment of the present invention, FIG. 2 is a detailed block diagram of a mat key processor 2 of the embodiment of FIG. 1, and FIG. 3 is a mat color effect of the embodiment of FIG. FIG. 4 is an explanatory diagram illustrating an example of an image. 1 ... A / D converter, 2 ... Mat key processor, 3 ...
... D / A converter, 4 ... Read clock generator, 21-
1-21-3 AND gate 22-1-22-3 Register (1), 23-1-23-3 Register (2) 24-1
... 24-3 ... Comparator, 25-1 to 25-3 ... Inverter, 26-1 to 26-3 ... Tristate register (1), 27-1 to 27-3 ... Tristate register (2) , 28-1 to 28-3 ... Multipliers.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−172082(JP,A) 特開 昭56−43885(JP,A) 特開 昭60−160275(JP,A) 特開 昭63−46070(JP,A) 特開 昭60−153673(JP,A) 特開 昭62−79497(JP,A) 特開 昭60−160275(JP,A) 特開 昭56−140785(JP,A) 特開 昭61−223893(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-58-17282 (JP, A) JP-A-56-43885 (JP, A) JP-A-60-160275 (JP, A) JP-A-63-1988 46070 (JP, A) JP-A-60-155363 (JP, A) JP-A-62-79497 (JP, A) JP-A-60-160275 (JP, A) JP-A-56-140785 (JP, A) JP-A-61-223893 (JP, A)
Claims (1)
・G・B)を符号化する為のA/Dコンバータと、 前記A/Dコンバータによって符号化された信号の予め設
定された部分だけを通すゲート回路と、前記予め設定し
た部分を設定するカーサー(cursor)信号を発生するカ
ーサー発生器と、その出力をあるタイミングで保持する
レジスタ(1)と、前記ゲート回路を通さないでそのま
まデータを保持するレジスタ(2)と、前記レジスタ
(2)の出力と前記レジスタ(1)の出力とを入力して
比較しパルスを出力するコンパレータと、前記レジスタ
(2)の出力の予め設定された部分のみデータを変化さ
せる乗算器と、前記乗算器の係数となる値をCPUデータ
バスから保持するためのトライステートレジスタ(1)
と、前記レジスタ(2)の出力の予め設定された部分以
外に係数として固定データ1.00を与えるトライステート
レジスタ(2)とを備え前記コンパレータから得られた
パルスで前記トライステートレジスタ(1)を制御する
とともに前記パルスを反転して前記トライステートレジ
スタ(2)を制御しつつ入力にマットキー処理を施すマ
ットキー処理器と、 前記マットキー処理器の出力信号をD/A変換するD/Aコン
バータと、 前記A/Dコンバータおよびマットキー処理器に対する基
準パルスを発生するリードクロック発生器とをそれぞれ
R・G・B3組備えて成ることを特徴するマットカラー効
果発生器。1. A component television video signal (R)
An A / D converter for encoding G / B), a gate circuit for passing only a preset portion of the signal encoded by the A / D converter, and a cursor for setting the preset portion A cursor generator for generating a (cursor) signal, a register (1) for holding its output at a certain timing, a register (2) for holding data as it is without passing through the gate circuit, and a register (2). A comparator for inputting the output and the output of the register (1) and comparing them to output a pulse, a multiplier for changing data only in a preset portion of the output of the register (2), and a coefficient of the multiplier Tri-state register (1) to hold the value from the CPU data bus
And a tri-state register (2) for providing fixed data 1.00 as a coefficient in addition to a preset portion of the output of the register (2). The tri-state register (1) is controlled by a pulse obtained from the comparator. A mat key processor for inverting the pulse and performing mat key processing on the input while controlling the tri-state register (2); and a D / A converter for D / A converting an output signal of the mat key processor. And a read clock generator for generating a reference pulse for the A / D converter and the mat key processor.
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