JP2614763B2 - 記憶方法及びこの方法で記憶する記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は記憶方法、特にバイナリ値を高密度で記憶し
且つ読み出し速度が高速である記憶方法及びこの方法で
記憶する記憶装置に関するものである。

又、この記憶装置に関連する情報読出方法，情報読出
装置，記憶媒体，記憶素子，製造方法等にも関する。

［従来の技術］ 従来の比較的高速でしかも大容量のメモリとして、磁
気デイスクと光デイスクとが知られている。光デイスク
は、記憶容量は大きいが読み出しの速度が遅い。磁気デ
イスクの読み出し速度は、光デイスクよりも速く、例え
ばCD−ROM（コンパクトデイスクを用いた読み出し専用
記憶装置）のアクセス時間は500ミリ秒であるが、固定
磁気デイスクのアクセス時間は40から70ミリ秒である。

［発明が解決しようとする課題］ しかしながら、これら光デイスクや磁気デイスク等の
記憶装置は、機械式の回転系を必要とするため機械的可
動部があり、機構の複雑さ，重量の増加，価格の上昇な
どの短所があつた。しかも、トラツクを選択するまでの
遅延時間を必要とした。特に、光学系のデイスクは、デ
イスクの内側を読む速度と外側を読む速度とで回転速度
を変化する必要があるので、アクセス速度が低下するな
どの欠点がある。

更に、大容量記憶装置である光デイスクは、光で記憶
内容を検出して電気的信号に変換する必要があり、一
方、磁気デイスクは磁気で記憶内容を検出して電気的信
号に変換する。このため、信号を変換する手段を必要と
するので装置は大型になり、変換に要するエネルギーの
損失も大きいなどの欠点もある。

本発明は、これらの欠点を除去する為に開発されたも
ので、この発明の主要な目的は、機械的回転部がなく高
速でアクセス出来る大容量の記憶方法とこの記憶方法を
用いた記憶装置を提供することにある。

又、本発明の記憶方法を実現する記憶素子，記憶媒
体，記憶情報読出方法，記憶情報読出装置あるいは記憶
素子及び記憶媒体の製造方法等をも提供する。

［課題を解決するための手段］ この課題を解決するために、本発明の記憶方法は、相
互誘導作用により結合した複数組のコイルの一方のコイ
ルのそれぞれを、記憶ビツトに対応して、キヤパシタと
回路を構成する状態とキヤパシタを電気的に切り離した
状態とのどちらかの状態を置くことにより複数の記憶ビ
ツトから成る情報を記憶し、前記複数組のコイルの他方
のコイルに電流を流すことにより電気的エネルギーを加
えて、前記一方のコイルのそれぞれがキヤパシタと回路
を構成する状態かキヤパシタが電気的に切り離された状
態かに対応する前記電気的エネルギーの変化を、前記他
方のコイル側で検出することにより、前記記憶された複
数の記憶ビツトから成る情報を読み出すことを特徴とす
る。

また、本発明の記憶装置は、相互誘導作用により結合
する複数組の誘導手段と、前記複数組の一方の誘導手段
のそれぞれと回路を構成可能に配置された容量手段と、
前記複数組の他方の誘導手段に電気的エネルギーを加え
る電源手段と、前記一方の誘導手段と容量手段とが回路
を構成する状態と前記容量手段が電気的に切り離された
状態とに対応して変化する前記電気的エネルギーを、前
記他方の誘導手段側で検出する検出手段とを備えること
を特徴とする。

また、複数の記憶用誘導手段と、前記複数の記憶用誘
導手段のそれぞれと回路を構成可能に配置された容量手
段と、前記複数の記憶用誘導手段と相互誘導作用により
結合可能な少なくとも１つの検出用誘導手段と、前記検
出用誘導手段に電気的エネルギーを加える電源手段と、
前記複数の記憶用誘導手段と容量手段とが回路を構成す
る状態と前記容量手段が電気的に切り離された状態とに
対応して変化する前記電気的エネルギーを、前記検出用
誘導手段の側で検出する検出手段とを備えることを特徴
とする。

また、本発明の記憶素子は、外部との電気的接続手段
を有しない記憶素子であつて、誘導成分と、該誘導成分
と回路を構成可能な成分と、前記誘導成分を含む回路に
接続されて、外部からの非接続の影響に基づく導通／非
導通により、前記回路の構成／非構成を切り換えるダイ
オード，トランジスタ等の切換手段とを備えることを特
徴とする。

また、本発明の記憶素子の製造方法は、外部との電気
的接続手段を有しない記憶素子の製造方法であつて、誘
導成分と該誘導成分と回路を構成可能な所定成分とから
なる回路を作成する工程と、該回路に直列又は並列にダ
イオード，トランジスタ等の切換素子を接続する工程
と、前記切換素子を１ビツトの記憶情報に対応して、外
部からの非接続の影響に基づき導通あるいは非導通に切
換える工程とを備えることを特徴とする。

また、本発明の記憶媒体の製造方法は、外部との電気
的接続手段を有しない記憶媒体の製造方法であつて、誘
導成分をコンタクト孔と第１のマスクパターンとで作成
する工程と、１ビツト毎の記憶情報に対応して、前記誘
導成分と回路を構成する部分を第２のマスクパターンで
作成する工程とを備えることを特徴とする。

更に、本発明の記憶方法を実現する好ましい方法の具
体例及び記憶装置を実現する好ましい構成要素の具体例
が、以下実施例に開示される。

［実施例］ 以下、本発明の実施例を動作原理に基づいて図面を用
いて説明する。

＜記憶装置の原理＞ 本実施例の電磁記憶装置の基本となる電磁結合回路を
第１図に示す。この回路は１次側回路と２次側回路との
電磁結合により構成される。１次側回路には電流源など
の電流供給源およびコイルとキヤパシタとが接続されて
いる。２次側回路にはコイルとキヤパシタとが接続され
ている。１次側回路は記憶装置の読み取り側であり、ま
た２次側回路は情報記憶部にそれぞれ対応している。こ
の記憶装置の原理を以下に記載する。

２次側回路の状態に対応して１次側回路の電圧V₁が変
化するので、この変化により記憶装置として必要な２値
状態（“High"状態と“Low"状態）を構成する。そのた
めには、簡単な回路でしかもV₁の変化が大となるように
回路を決定しなければならない。

＜定常状態において電磁結合がもたらす電圧変化＞ （例１）…RL回路 最初に電磁結合を有する最も簡単な回路…RL回路につ
いて考える。第２図（ａ）に電磁結合がない場合、第２
図（ｂ）に電磁結合がある場合の回路図をそれぞれ示
す。２次側回路と電磁結合とによつて、１次側回路の電
圧がどの程度変化するかを調べるために各々の場合の電
圧を求める。

電磁結合がない場合の１次側回路の電圧V_aは、第２図
（ａ）より、 V_a＝（r₁＋ｊωL₁）I₀ sinωｔ ＝r₁（1tQ₁）I₀ sinωｔ で与えられる。

一方、電磁結合がある場合の１次側回路の電圧V_bは第
２図（ｂ）の等価回路である第２図（ｃ）より、 となる。ここで、Ｋ＝０とすれば、V_bはV_aに一致する。

このV_aとV_bの比をとりα_１とすると、 は、１次側回路の電圧の磁気結合の在否による変化率を
表している。

例として、Q₁＝Q₂＝10,k＝0.1のときのα_１を求める
と、 α_１＝0.99 となり、電圧変化はごくわずかである。したがつて、RL
回路をそのまま記憶装置として用いることは出来ない。

（例２）…RLC回路 次に、共振回路が電磁的に結合している場合を考察す
る。第３図（ａ）は電磁結合がない場合であり、第３図
（ｂ）は電磁結合がある場合の回路図である。前と同様
に１次側回路の電圧の電磁結合の在否による変化率を求
める。

尚、共振状態においては、 を満たす。

第３図（ａ）より、 また、第３図（ｃ）より、 したがつて、RLC回路における１次側回路の電圧の変化
率α_２は、 となる。

ここで例１と同様に、Q₁＝Q₂＝10,k＝0.1のときのα
_２を求めると、 α_２＝0.51 であり、電圧が半減することがわかる。これは、２次側
回路のインピーダンスが共振現象によつて非常に小さく
なり、その結果２次側回路により多くの電流が流れるよ
うになるからである。

＜電磁結合のある記憶装置の設計＞ （電磁結合のある記憶装置の回路図とその動作） 第４図（ａ）に本実施例の記憶装置として（Ｍビッ
ト）×（Ｎワード）の電磁結合のある記憶装置の回路図
（読み取り側）を示す。第４図（ｂ）は送受信側の記憶
セルの回路例を示す図である。一方、第５図は情報を記
憶する記憶セル回路図である。この回路の動作について
簡単に述べる。

まず、第４図（ａ）において信号φ_１によりあるアド
レスが入力されると、アドレスデコーダ41により１本の
ワード線のみが“High"状態となる。この結果、１ワー
ド内の全てのトランジスタ45は駆動され、定電流源42と
Ｍ個の記憶セル43が直列に接続される。各々の記憶セル
43は、対応する第５図の情報記憶側の記憶セル51と電磁
的に結合し、高電位の論理状態または低電位の論理状態
になる。この電位を、記憶セル43と並列に接続されたコ
ンパレータ44によつて検出し、信号φ_２により電界効果
トランジスタ46が導通状態になつて、Ｍビツト（１ワー
ド）の出力として送信側に返す。

情報記憶側には、例えば論理情報が低電位の部分にの
み共振回路を構成しておけば、情報を記憶し、且つ読み
出すことができる。

第６図（ａ），（ｂ）は、本実施例の記憶装置の代表
的構成を示す図である。ここで、１は誘導成分L₂と容量
成分C₂（但し、抵抗成分は小さい為図示しない）と切換
素子10から成る記憶セル部である。切換素子10は、ダイ
オード，トランジスタ，半導体,EEPROM,EPROM等から選
ばれる。半導体としては特に３価と５価のものが使用さ
れる。トランジスタとしてはバイポーラトランジスタや
MOS型電界効果トランジスタが使用される。

製造方法の点からいえば、切換素子10としてダイオー
ドやトランジスタ等を予め共振回路に接続しておき、デ
ータを書き込む場合に記憶セルの共振回路に大電流を流
して、PN接合を破壊する方法が簡単である。あるいは、
電界効果トランジスタの導通／非導通状態を利用しても
よい。更に、特にデータの書込みを必要としないROMと
して大量生産するには、切換素子10を使用せず作成時に
共振回路の構成／非構成を記憶情報に対応して作つてお
いても良い。

例えば、集積回路として作成する場合は、マスクパタ
ーンを変えて共振回路を構成するパターンあるいは構成
しないパターンの組み合わせで各素子を作成することも
できる。又、キヤパシタをトレンチ技術を用いて製作し
てもよい。すなわち、記憶セルの内容が“1"の状態であ
る場合は、コイルとキャパシタを並列に接続する集積回
路のマスクパターンに対応させ、一方記憶セルの内容が
“0"の状態である場合には、コイルとキャパシタとの接
続線を切断する集積回路のマスクパターンに対応するよ
うにする。

２は信号送信部であり、電流源20と誘導成分L₁と容量
成分C₁（抵抗成分R₁は小さい為、図示しない）とから成
る。３は信号受信部であり、信号送信部２の誘導成分L₁
と容量成分C₁を共通使用して、電圧測定部30で出力電圧
を測定する。ここで、誘導成分としてはコイルが使用さ
れ、空心コイルであるのが好ましい。材料としては金属
線，ポリシリコン，磁性材料あるいは超電導体等が考え
られる。

第６図（ａ）は、切換素子10が誘導成分L₂,容量成分C
₂と並列に入つた例であり、切換素子10が導通であれば
両端が接続されて誘導成分L₂,容量成分C₂は共振回路を
構成せず、非導通であれば誘導成分L₂,容量成分C₂は共
振回路を構成する。一方、第６図（ｂ）は、切換素子が
誘導成分L₂及び容量成分C₂と直列に接続された場合であ
り、切換素子10が導通の場合は共振回路を構成して出力
電圧が小さくなり、非導通の時には構成せず出力電圧が
大きくなる。

第７図は本実施例の特殊な例として複数個の記憶セル
の論理状態を同時に変更可能な駆動電気回路71の接続例
を示した図である。ここで、駆動電気回路71としては、
MOSトランジスタ等が考えられる。このようは構成によ
り、複数ビツト（ワード）単位の書き込みが可能とな
る。

第８図には、信号受信部３′を信号送信部から切り離
した記憶装置の構成側を示す。ここで、誘導成分L₃は信
号送信部２の誘導成分L₁とは別の信号受信部３′用の誘
導成分である。ここでは、誘導成分L₁とL₃とは完全に切
り離したが、誘導成分L₁の両側に誘導成分L₃を配置して
も良い。

第９図には、信号受信部３″と信号送信部２とを切換
制御部25により切り換えて、動作する記憶装置の構成例
を示す。信号送信部２と信号受信部とは同じもので構成
し両者を兼ねる方が経済的であり、実用性に富む。切換
制御部25における切換は、アナログスイツチであること
が好ましい。

又、切換が誘導成分L₁に電気エネルギーが残存しない
位相で行うよう切換制御部25により制御されるのが好ま
しい。何故なら、エネルギーが最大である位相の瞬間に
回路のスイツチング動作を行なうとエネルギーの行くと
ころがなく、電荷を放電する形でエネルギーが消費され
てエネルギーの損失が発生するので、出来るだけエネル
ギーがの残つていない状態でスイツチング動作を行なう
必要がある。コイルに残存するエネルギーが最小の場合
にスイツチング動作を行なうと、放電現像もなくエネル
ギー損失もなくスムーズに電気的エネルギーを送信する
状態からそれを受信する状態へ移行することができる。

更に、スイツチ間にキヤパシタを接続して残存するエ
ネルギーを吸収するようにすれば更に好ましい。スイツ
チを導通または非導通になる動作を繰り返すとスイツチ
の接点等が、放電などによるエネルギー損失によつて、
スイツチが劣化することがある。従つて、スイツチ動作
の際に発生するエネルギーの通過する回路をキヤパシタ
によつて作つておくと、エネルギーを逃すことができる
ので、余分なエネルギーで電気回路素子を劣化させる短
所を克服することができる。

第10図（ａ），（ｂ）は信号受信号部３の電圧測定部
20の好ましい例を示した図である。第10図（ａ）は、C,
D間の微弱な反射電圧を演算増幅器31により増幅して、
電圧測定器32で測定する例を示す。又第10図（ｂ）は整
流素子33を接続して、電圧測定器32では電圧の直流成分
の高低により測定する例を示している。ここで、電圧測
定器32はトランジスタあるいは電界効果トラジスタ、又
は、コンパレータ，センスアンプ，ピーク検出回路等に
より構成されてエネルギーー変化を検出するものであ
る。

ピーク検出回路は信号受信部３で記憶セル部１から送
られてくる信号のピーク値を検出するために用いられ
る。すなわち、受信した信号から“1"または“0"に対応
する論理状態を識別するためにピーク電圧を検出して、
電圧が高いものを“1"の状態とし、電圧が低いものを
“0"の状態とする。

第11図は電流源20の回路側であり、直流電源24と発振
器22と抵抗23とトランジスタ21により構成される。記憶
装置のスピード、すなわちアクセス時間を向上するに
は、出来るだけ高速のトランジスタを用いる必要があ
る。現在最も高速の素子はガリウムひ素を用いたトラン
ジスタである。従つて、トランジスタとしては、ガリウ
ム・ひ素トランジスタを用いる事が好ましく、バイポー
ラトランジスタやMOS型電界効果トランジスタでもよ
い。

本実施例の電流源では、原理の説明で示したように正
弦波の交流を使用するが、その波形は必ずしも正確に周
期的なものに限定はされず準周期的なものであつても十
分である。又、交流波形でなく所定巾のパルスであつて
もよい。

尚、以上の各回路、例えば共振回路，ピーク検出回路
や整流素子等はハイブリツド回路として構成されると好
ましい。

第12図は本実施例の誘導成分として使用されるコイル
を集積回路パターンにおいて、コンタクト孔123を使用
して表面の導線121と裏面の導線122を接続して作成する
例を示している。このようなコイルの構成は、コイルの
集積化にとつて好都合である。

第13図は、記憶セル部131₁₁〜131_mnと信号送信部及び
信号受信部を含む回路131₁₁〜131_mnとを２つの異なる基
板上に作成し、この基板を相対して設置して記憶装置と
して使用する例を示している。ここで、２つの基板は相
対的に移動され、相互誘導による結合を最も強くする位
置に置かれる。このように、信号の検出回路を別の基板
に搭載すると、記憶セルあるいは信号送信部から空間的
に離れた位置から信号を読み出すことができる。すなわ
ち、信号検出部を信号送信部から離しても電気磁気的な
結合があると、エネルギーの吸収あるいは非吸収を検出
することができるので、記憶セルの論理状態を識別する
ことが可能になり、記憶セルを容易に交換することが可
能になる。

第13図の例からも分るように、記憶セル部と信号送信
部及び信号受信部を分離することが可能であれば、例え
ば、磁気デイスクと同様に信号送信部及び信号受信部を
読み出しヘツドとし、回転移動する記憶セル部の表面上
をこのヘツドが移動する構成も考えられる。このヘツド
はアクセス速度の短縮のためには複数個設けた方が良
い。

（記憶装置の設計条件） 第４図（ａ）の回路を基板上で実現するための条件を
考察する。この設計の中心となる素子は誘導素子である
コイルである。なぜなら、コイルのインダクタンスは共
振周波数，電圧の変化率と記憶装置のアクセスタイムに
関係があり、コイルの物理的な大きさは記憶装置の密度
に影響を及ぼすからである。したがつて、ここではコイ
ルを中心として設計条件について述べる。

まず、サイズの面から条件をあげると、 （１）高密度大容量の記憶装置を構成するために、記憶
セルのサイズを10μｍ×10μｍにする。この場合には、
情報記憶部の大きさは5cm×5cmであり、その記憶密度は
25Mビツトとなる。

（２）コイルは直径を５μｍとし、幅１μm,厚さ１μｍ
の金属線で２層に作るものとする。

（３）高速アクセス可能とするために、電流駆動源の周
波数を1GHzとし、アクセスタイムは10ナノ秒とする。

（４）検出する電圧の最大値は５ボルトとし、論理状態
に対応して可能がかぎり大きな電圧変化が生ずるように
する。

以上の条件を満たすように、回路のパラメータを決定
しなければならない。

（電磁結合のある記憶装置の設計例） 本実施例の電磁結合のある記憶装置の設定例の回路パ
ラメータを以下に示す。情報の送受信側の設計例は誘導
成分L₁＝10［nH］,C₁＝2.533［pF］,R₁＝10［Ω］とし
た。情報記憶部の設定例は、L₂＝10［nH］、容量成分C₁
＝2.533［pF］、R₂＝１［Ω］とした。電流駆動源の設
計例は、I₀＝12.5［mA］,f₀＝１［GHz］とした。この場
合の高電位状態の電圧はV_HIGH＝５［Ｖ］となり、低電
位状態の電圧はV_LOW＝1.25［Ｖ］となつた。又、クロツ
ク周波数は100［MHz］であり、記憶容量は25［Mbit］
で、記憶サイズは５［cm］×５［cm］である。

尚、本実施例では、コイルとキヤパシタとが並列に接
続した共振回路を説明したが、直列接続であつても構わ
ない。

又、電気的エネルギーは電流源により供給したが電圧
源であつても良いし、信号送信部のコイルとキヤパシタ
とが直列接続であつても良い。

更に、本実施例ではコイルの巻方向には言及しなかつ
たが、巻方向を変えることにより情報を記憶することも
出来る。例えば、記憶セルとして用いる２個のコイルを
甲と乙とすると、甲の巻方向と乙の巻方向が一致する場
合を論理状態が“1"である情報とする。一方、甲の巻方
向と乙の巻方向が一致しない場合を論理状態が“0"であ
る情報とする。この場合には、甲と乙のコイルに発生す
る起電力が互いに打ち消しあつて、等価的にはコイルが
存在しない場合と同じになる。すなわち、コイルの巻方
向によつて記憶セルに情報を持たせることが可能にな
る。

［発明の効果］ 本発明により、機械的回転部がなく高速でアクセス出
来る大容量の記憶方法とこの記憶方法を用いた記憶装置
を提供できる。

又、本発明の記憶方法を実現する記憶素子，記憶媒
体，記憶情報読出装置あるいは記憶素子及び記憶媒体の
製造方法等をも提供できる。

詳細には、本発明の記憶方法は、電気磁気学的に結合
した相互誘導を用いるので、電気的信号で検出すること
ができるため信号を変換する必要も無くなる。又、本発
明の記憶装置は、信号を変換する必要が無く、装置は小
型になり変換に要するエネルギーの損失も少ないなどの
効果がある。さらに、本発明の記憶装置は、機械的駆動
部が無いので、持ち運びの際の機械的シヨツクにも強
く、価格も安く、重量も軽くなるなどの効果がある。更
に、高集積化が可能であり、その製造方法も簡素であ
る。

【図面の簡単な説明】

第１図は電磁結合回路の模式図、 第２図（ａ）は電磁結合のないRL回路図、 第２図（ｂ）は電磁結合のあるRL回路図、 第２図（Ｃ）は第２図（ｂ）の等価回路図、 第３図（ａ）は電磁結合のないRLC回路図、 第３図（ｂ）は電磁結合のあるRLC回路図、 第３図（ｃ）は第３図（ｂ）の等価回路図、 第４図（ａ）は本実施例の記憶装置の読み取り例の回路
図、 第４図（ｂ）は本実施例の記憶装置の記憶セルを示す
図、 第５図は本実施例の記憶装置の記憶側の配置図、 第６図（ａ），（ｂ）は本実施例の記憶装置の構成図、 第７図は駆動電気回路を用いた例を示す図、 第８図は信号送信部と信号受信部とを分離した例を示す
図、 第９図は信号送信部と信号受信部とを切換える例を示す
図、 第10図（ａ），（ｂ）は信号受信部の電圧測定部の構成
例を示す図、 第11図は信号送信部の電流源の構成例を示す図、 第12図はコンタクト孔を用いて構成したコイルを示す
図、 第13図は記憶セル部と信号送信部及び信号受信部を別の
基板に設けた例を示す図である。 図中、１……記憶セル部、２……信号送信部、3,3′,
3″……信号受信部、10……切換素子、20……電流源、2
1……切換制御部、30……電圧測定部、41……アドレス
デコーダ、42……定電流源、43……記憶セル、44……コ
ンパレータ、45……トランジスタ、46……電界効果トラ
ンジスタ、51……記憶セルである。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−111945（ＪＰ，Ａ) 特開 昭62−213427（ＪＰ，Ａ) 特開 昭54−60581（ＪＰ，Ａ) 特開 昭57−140056（ＪＰ，Ａ) 特開 昭50−31356（ＪＰ，Ａ) 特開 昭63−229745（ＪＰ，Ａ) 特開 昭54−525（ＪＰ，Ａ) 特開 昭61−204894（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】相互誘導作用により結合した複数組のコイ
   ルの一方のコイルのそれぞれを、記憶ビツトに対応し
   て、キヤパシタと回路を構成する状態とキヤパシタを電
   気的に切り離した状態とのどちらかの状態を置くことに
   より複数の記憶ビツトから成る情報を記憶し、 前記複数組のコイルの他方のコイルに電流を流すことに
   より電気的エネルギーを加えて、前記一方のコイルのそ
   れぞれがキヤパシタと回路を構成する状態かキヤパシタ
   が電気的に切り離された状態かに対応する前記電気的エ
   ネルギーの変化を、前記他方のコイル側で検出すること
   により、前記記憶された複数の記憶ビツトから成る情報
   を読み出すことを特徴とする記憶方法。
2. 【請求項２】相互誘導作用により結合する複数組の誘導
   手段と、 前記複数組の一方の誘導手段のそれぞれと回路を構成可
   能に配置された容量手段と、 前記複数組の他方の誘導手段に電気的エネルギーを加え
   る電源手段と、 前記一方の誘導手段と容量手段とが回路を構成する状態
   と前記容量手段が電気的に切り離された状態とに対応し
   て変化する前記電気的エネルギーを、前記他方の誘導手
   段側で検出する検出手段とを備えることを特徴とする記
   憶装置。
3. 【請求項３】複数の記憶用誘導手段と、 前記複数の記憶用誘導手段のそれぞれと回路を構成可能
   に配置された容量手段と、 前記複数の記憶用誘導手段と相互誘導作用により結合可
   能な少なくとも１つの検出用誘導手段と、 前記検出用誘導手段に電気的エネルギーを加える電源手
   段と、 前記複数の記憶用誘導手段と容量手段とが回路を構成す
   る状態と前記容量手段が電気的に切り離された状態とに
   対応して変化する前記電気的エネルギーを、前記検出用
   誘導手段の側で検出する検出手段とを備えることを特徴
   とする記憶装置。
4. 【請求項４】外部との電気的接続手段を有しない記憶素
   子であつて、 誘導成分と、 該誘導成分と回路を構成可能な成分と、 前記誘導成分を含む回路に接続されて、外部からの非接
   続の影響に基づく導通／非導通により、前記回路の構成
   ／非構成を切り換えるダイオード，トランジスタ等の切
   換手段とを備えることを特徴とする記憶素子。
5. 【請求項５】外部との電気的接続手段を有しない記憶素
   子の製造方法であつて、 誘導成分と該誘導成分と回路を構成可能な所定成分とか
   らなる回路を作成する工程と、 該回路に直列又は並列にダイオード，トランジスタ等の
   切換素子を接続する工程と、 前記切換素子を１ビツトの記憶情報に対応して、外部か
   らの非接続の影響に基づき導通あるいは非導通に切換え
   る工程とを備えることを特徴とする記憶素子の製造方
   法。
6. 【請求項６】外部との電気的接続手段を有しない記憶媒
   体の製造方法であつて、 誘導成分をコンタクト孔と第１のマスクパターンとで作
   成する工程と、 １ビツト毎の記憶情報に対応して、前記誘導成分と回路
   を構成する部分を第２のマスクパターンで作成する工程
   とを備えることを特徴とする記憶媒体の製造方法。