JP2614413B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理及びメモリ故障を
検出するための組込み自己テスト能力を備え、半導体チ
ップ内に製造される、独立型ＳＲＡＭ又は埋込みＳＲＡ
Ｍマクロを備えた論理アレイ等のメモリタイプの集積回
路に関する。本発明は、特に、新たなプロセッサ方式の
アレイ組込み自己テスト（ＡＢＩＳＴ）回路に関する。
メモリがより速く、より複雑で且つより高密度になるに
つれて、高速かつ広いテスト範囲を提供すると共に、半
導体チップ上で最小限の領域を使用するようなＡＢＩＳ
Ｔ構造体への需要が高まる。

【０００２】

【従来の技術】説明のため、図１はＡＢＩＳＴユニット
１１を備えた現行のＳＲＡＭマクロ１０のアーキテクチ
ャを示している。同様のアーキテクチャは、米国特許第
５１７３９０６号明細書に記載されている。図１に示さ
れる機能ユニットは、独立型ＳＲＡＭの一部、又は集積
回路チップの論理アレイのＳＲＡＭマクロを形成する。
後者の場合、チップは、各々が専用のＡＢＩＳＴユニッ
トを備える複数のＳＲＡＭマクロを含むことが可能であ
る。この集積回路チップは、超大規模集積回路（ＶＬＳ
Ｉ）半導体技術で製造されるウェハの一部であり、レベ
ルセンシティブスキャン設計（ＬＳＳＤ）規則に従って
設計される。

【０００３】当業者に公知のように、図１のＳＲＡＭマ
クロ１０は３つの基本動作モードを有する。第１モード
は、ＳＲＡＭマクロ１０が通常の動作を行うシステムモ
ードである。即ち、メモリユニット１２が、Ｍビットの
データイン信号ＤＡＴＡＩＮ１〜ＤＡＴＡＩＮＭ、Ｐビ
ットのＳＲＡＭアドレス信号ＡＤＤＩＮ１〜ＡＤＤＩＮ
Ｐ、及び読み取り/ 書き込み制御信号Ｒ／ＷＩＮを用い
て、読み取り又は書き込みされる。第２モードは、ＬＳ
ＳＤ構造のために必要とされる。即ち、図１のＳＲＡＭ
マクロアーキテクチャにおいてＬＳＳＤチェーンを形成
するラッチ対の全てのデータを初期化／解析（スキャン
イン／スキャンアウト）するために用いられるスキャン
モードである。最後に、第３モードはメモリユニット１
２の機能性がテストされるＡＢＩＳＴモードである。こ
れは、チップが市場に出る前に、製造環境で最初に行わ
れる自己テストである。チップがシステムに組み込まれ
てしまうと、例えば出荷先、従ってシステム環境下で僅
かに異なったより緩やかな自己テストが行われる。結果
として、ＡＢＩＳＴモードは、以下にＡＢＩＳＴ製造サ
ブモード及びＡＢＩＳＴシステムサブモードと称される
異なった環境で使用される。

【０００４】ＡＢＩＳＴモードでは、自己テスト技術の
原理に従って、ＡＢＩＳＴユニット１１が複数のテスト
パターンシーケンスを生成する。各テストパターンは、
所定の１及び０の組合せからなり、先ずメモリユニット
１２へ書き込まれ、読み出されて、期待パターンと比較
される。このようなテストパターンシーケンスは、テス
ト中のメモリユニット１２が適切に機能しているかどう
かを確認する、即ち、読み取り動作又は書き込み動作が
成功したかどうかを決定するために、メモリユニット１
２を作動する重要な役割を有する。このために、ＡＢＩ
ＳＴユニット１１は自己テストデータ信号ＳＴＤＡＴ
Ａ、自己テストアドレス信号ＳＴＡＤＤ、及び自己テス
ト読み取り／書き込み制御信号ＳＴＲＷを生成する。

【０００５】３つのグループのマルチプレクサは、メモ
リユニット１２に供給すべき信号、即ち、ＳＲＡＭマク
ロ１０の外部からのデータイン信号ＤＡＴＡＩＮ１〜Ｄ
ＡＴＡＩＮＭ、アドレス信号ＡＤＤＩＮ１〜ＡＤＤＩＮ
Ｐ、及び読み取り／書き込み信号Ｒ／ＷＩＮ、又は、Ａ
ＢＩＳＴユニット１１によって生成される上述の内部自
己テスト信号ＳＴＤＡＴＡ、ＳＴＡＤＤ及びＳＴＲＷを
選択する。図１において、これら３つのグループのマル
チプレクサは、それぞれ符号１３−１〜１３−Ｍ、１
３'−１〜１３'−Ｐ、及び１３"によって示されてい
る。信号の選択はＡＢＩＳＴ制御信号による。ＡＢＩＳ
Ｔ信号が０のときは、外部信号が選択され、１のとき
は、ＡＢＩＳＴユニット１１からの内部生成信号が選択
される。このように、ＡＢＩＳＴ信号は、ＳＲＡＭマク
ロ１０をシステムモード又はＡＢＩＳＴモードで動作さ
せる。３つのグループのマルチプレクサ１３−１〜１３
−Ｍ、１３'−１〜１３'−Ｐ、及び１３" は、マルチプ
レクサブロック１３を形成する。第１マルチプレクサグ
ループの出力はＭビットのデータバスＤＡＴＡであり、
第２マルチプレクサグループの出力はＰビットのアドレ
スバスＡＤＤである。マルチプレクサ１３" の出力は、
メモリユニット１２の動作が読み取りか書き込みかを指
定するＲ／Ｗ制御信号を転送する単一線である。

【０００６】メモリユニット１２から出力されたデータ
アウト信号は、データアウトシフトレジスタユニット１
４を形成する一組のＬ１／Ｌ２ラッチ対１４−１〜１４
−Ｍに記憶される。一般に、これらの出力用ラッチ対は
メモリユニット１２に組み込まれる。Ｌ１ラッチは出力
バスＤＡＴＡＯＵＴにデータアウト信号ＤＡＴＡＯＵＴ
１〜ＤＡＴＡＯＵＴＭを出力し、Ｌ２ラッチは出力バス
ＤＯＵＴにデータアウト信号を出力する。ＡＢＩＳＴモ
ードでは、読み取り動作が実行された後で、期待データ
信号ＥＸＤＡＴＡがＡＢＩＳＴユニット１１により生成
され、データ圧縮ユニット１５において出力バスＤＯＵ
Ｔからのデータアウト信号と比較される。一般には、メ
モリユニット１２の各ワードに使用されるテストパター
ンは、０及び１の２種類の交番パターン（０１０
１．．．０１及び１０１０．．．１０）、全て０のパタ
ーン、及び全て１のパターンの４種類である。従って、
ＡＢＩＳＴユニット１１は自己テストデータ信号として
４つの信号、即ちＳＴＤＡＴＡ０、ＳＴＤＡＴＡ１及び
それらの補数信号を生成すればよい。これら４つのテス
トパターンが特定の構造をしているので、バスＤＯＵＴ
上のデータアウト信号は偶数番及び奇数番のデータアウ
ト信号に分けられる。データアウトシフトレジスタユニ
ット１４から出力される偶数番のデータアウト信号はＤ
ＯＵＴ２、ＤＯＵＴ４・・・ＤＯＵＴ２Ｊで示され、同
様に、奇数番のデータアウト信号はＤＯＵＴ１、ＤＯＵ
Ｔ３・・・ＤＯＵＴ（２Ｊ−１）で示される（ここで、
ＪはＭを偶数と仮定した場合の、Ｍ／２に等しい整数で
ある）。従って、データアウト信号の全ての偶数番ビッ
ト及び奇数番ビットが同時に同じ０又は１の値にあるの
で、各々が単一のビットから成る２つの期待データ信号
ＥＸＤＡＴＡ０及びＥＸＤＡＴＡ１だけが必要とされ
る。例えば、出力バスＤＯＵＴに現れるべきデータアウ
ト信号が０１０１０１・・・０１と仮定すると、偶数番
ビットの期待データ信号ＥＸＤＡＴＡ０は"１"であり、
奇数番ビットの期待データ信号ＥＸＤＡＴＡ１は"０"で
ある。最後に、信号の比較で不一致があるならば、デー
タ圧縮ユニット１５は高論理レベル、即ち、論理"１"状
態の比較結果信号ＲＥＳＵＬＴを生成する。不一致は、
少なくとも１つのデータアウト信号が、ＡＢＩＳＴユニ
ット１１によって生成された、対応する偶数番又は奇数
番の期待データと同じ論理値を有していないことを示
す。この不一致は、しばしばメモリユニット１２におけ
る欠陥のあるワードラインによって引き起こされる。こ
の不一致は、通常、「故障」と称される。反対に、もし
全てのデータアウト信号が対応する偶数番又は奇数番の
期待データ信号と一致する（いかなる故障も検出されな
いことを意味する）ならば、結果信号ＲＥＳＵＬＴは低
論理レベル、即ち、"０"論理状態に保持される。文献で
はしばしば「故障が発見された最後のサイクル」信号と
称される結果信号ＲＥＳＵＬＴは、読み取り動作の後、
テストされている現アドレスにおいてメモリユニット１
２に欠陥があるかどうかを示す。従って、結果信号ＲＥ
ＳＵＬＴはサイクル毎にメモリユニット１２の故障あり
／故障なし状況を示す。ＳＲＡＭマクロ１０のもう１つ
の重要な構成要素は、故障レジスタユニット１６であ
る。ＡＢＩＳＴ製造サブモードでは、欠陥のあるワード
ラインのアドレスを識別し、システムモードでの使用に
備えてそれらのアドレスを記憶しておかなければならな
いので、そのために故障レジスタユニット１６が必要で
ある。結果信号ＲＥＳＵＬＴが故障の存在を示す論理"
１"へ立ち上げられると、ＡＢＩＳＴユニット１１によ
って自己テストアドレスバスＳＴＡＤＤ^＊上に生成され
た現アドレスのワード部分が、この故障アドレスレジス
タユニット１６のラッチ対のバンクに記憶される。従っ
て、この記憶されたワードアドレスは、欠陥のあるワー
ドラインのアドレスに対応する。

【０００７】ＡＢＩＳＴユニット１１はまた、全てのテ
ストパターンシーケンスがメモリユニット１２に適用さ
れてしまうと、ＡＢＩＳＴ自己テストモードを禁止する
ためのＣＮＯＯＰ（ＮＯＯＰはノーオペレーションを表
す）信号を生成する。この信号は、単一の半導体チップ
に埋め込まれた複数のＳＲＡＭマクロがあるときに絶対
的に必要となる。それらのマクロのサイズが異なってい
ると、それぞれのテストで異なる持続時間を要する。各
ＳＲＡＭマクロのＡＢＩＳＴユニットによって生成され
るＣＮＯＯＰ信号は、全てのマクロのメモリユニットの
同時テストを可能にする。

【０００８】ＳＲＡＭマクロ１０の一般的なクロッキン
グは、ＬＳＳＤ規則に従っている。図１に示されるＳＲ
ＡＭマクロ１０のアーキテクチャにおいて、クロッキン
グは、通常、標準外部ＬＳＳＤクロック信号Ａ、Ｂ、Ｃ
及びＳ、並びに、ＣＳ（独立型ＳＲＡＭチップの場合は
チップ選択、ＳＲＡＭマクロの場合はアレイ選択）信号
によって実施される。Ｂクロック信号と略同じＳクロッ
ク信号は、データアウトシフトレジスタユニット１４の
ラッチ対１４−１〜１４−ＭのＬ２ラッチへ入力され
る。ＡＢＩＳＴ製造サブモードでは、クロック信号及び
ＣＳ信号はテスターから導出される。ＡＢＩＳＴシステ
ムサブモードでは、これらの信号はシステムクロックか
ら導出される。図１に示されるように、スキャンイン信
号ＳＩは、標準ＬＳＳＤ規則に従ってＡＢＩＳＴユニッ
ト１１へ入力される。しかしながら、簡潔にするため
に、スキャンイン信号に応じてＡＢＩＳＴユニット１１
によって生成され、ＬＳＳＤチェーン全体に沿って次段
のラッチ対等へスキャンイン信号として入力される、ス
キャンアウト信号は、表示されていない。次の説明で
は、ＬＳＳＤ概念に従って、実際には対になっているラ
ッチだけが述べられる。Ｃクロック信号及びＣＳ信号を
除くこれら全ての信号は、ＡＢＩＳＴユニット１１とメ
モリユニット１２の内の少なくとも一方へ直接入力され
る。Ｃクロック信号は、２入力ＡＮＤゲート１７Ａの一
方の入力へ入力される。ＣＳ信号は、２入力ＡＮＤゲー
ト１７Ｂの一方の入力へ入力される。ＣＮＯＯＰ信号
は、必要なとき、Ｃクロック信号及びＣＳ信号のそれぞ
れの伝送を阻止するために、ゲーティング信号としてこ
れらのＡＮＤゲート１７Ａ及び１７Ｂの他方の入力へ入
力される。この伝送阻止は、ＡＢＩＳＴモードでの自己
テストが終了し、システムモードにある間はずっと続
く。Ａ、Ｂ及びＳクロック信号はスキャンモードの間に
使用され、Ｂ、Ｃ、Ｓ及びＣＳ信号はＡＢＩＳＴモード
の間に使用される。ＣＳ信号はシステムモードに単独で
用いられ、ＬＳＳＤクロック信号は非活動状態に保持さ
れる。符号１８はＳＲＡＭマクロ１０におけるクロック
分配設計を概略的に示し、ＳＲＡＭマクロ１０のための
内部チップクロック分配ネットワークも含む。以上が、
ＡＢＩＳＴ構造体を備えた現行のＳＲＡＭについての説
明である。

【０００９】米国特許第５１７３９０６号明細書に記載
の前述のＡＢＩＳＴユニットは、サイクル毎に自己テス
トデータ励振及び自己テスト読み取り／書き込み励振を
決定する状態機械手法を中心に実質的に構成されてい
る。このＡＢＩＳＴユニットはハードコードメカニズム
に基づいているので、自己テストデータ信号ＳＴＤＡＴ
Ａ、自己テストアドレス信号ＳＴＡＤＤ、及び自己テス
ト読み取り／書き込み信号ＳＴＲＷの生成には、多数の
組合せ論理回路が使用される。更に、このメカニズムは
比較的遅いことが知られており、またプログラム可能性
が制限されている。その結果、メモリアクセスタイムが
短くなる一方の高速ＳＲＡＭマクロのＡＢＩＳＴ自己テ
ストに対する現在の要求（将来は更に高まると予想され
る) に合わせるために、状態機械論理回路がより一層複
雑になる必要がある。上記米国特許第５１７３９０６号
明細書に記載の従来の状態機械方式ユニットのシステム
サイクルタイムは、高度のＣＭＯＳ技術で設計されたＳ
ＲＡＭマクロにおいて、一般的に約１０〜１３ナノ秒で
ある。これはデータ生成及び状態機械論理回路において
論理レベルが９個あることを意味し、全体で約２００個
の論理ゲートになる。多数の論理ゲートは、メモリアク
セスタイムの測定とＡＢＩＳＴサイクルタイムへ好まし
くない影響を及ぼすだけでなく、半導体チップ表面を過
度に使用することにもなる。従って、今日では、上述の
特有の制限又は欠点が克服される、新たなＡＢＩＳＴ構
造体の開発が強く要求されている。

【００１０】

【発明が解決しようとする課題】従って、本発明の主な
目的は、前記公知の状態機械方式ＡＢＩＳＴユニットと
十分に互換性があり、高速ＳＲＡＭマクロで実施される
のが好ましい新規のプロセッサ方式ＡＢＩＳＴ回路を提
供することである。

【００１１】本発明のもう１つの目的は、メモリアクセ
スタイムが短い高速ＳＲＡＭマクロのテストに適する新
規のプロセッサ方式ＡＢＩＳＴ回路を提供することであ
る。

【００１２】本発明のもう１つの目的は、システムサイ
クルタイムが最小限の高速ＳＲＡＭマクロのテストに適
する新規のプロセッサ方式ＡＢＩＳＴ回路を提供するこ
とである。

【００１３】本発明のもう一つの目的は、論理回路集積
の複雑度が減り、マクロサイズが大幅に減少した新規の
プロセッサ方式ＡＢＩＳＴ回路を提供することである。

【００１４】本発明の更にもう１つの目的は、高いプロ
グラム可能性を有する新規のプロセッサ方式ＡＢＩＳＴ
回路を提供することである。

【００１５】本発明の更にもう１つの目的は、あらゆる
ＳＲＡＭマクロアーキテクチャに適用可能な新規のプロ
セッサ方式ＡＢＩＳＴ回路を提供することである。

【００１６】

【課題を解決するための手段と作用】これらの目的は、
特に、請求項１に従ったプロセッサ方式ＡＢＩＳＴ回路
を含むＳＲＡＭマクロ等の集積回路によって達成され
る。

【００１７】実施の際に９個の論理レベル、従って、多
数の組合せ論理回路の使用を必要とする、ハードコード
パターンで生成される自己テストデータに実質的に基づ
いた米国特許第５１７３９０６号明細書に記載の従来の
状態機械方式ＡＢＩＳＴユニットに対して、新規の構造
体はプログラマブルデータに反復動作を行うプロセッサ
方式ＡＢＩＳＴ回路に依存している。本発明の新規のプ
ロセッサ方式ユニットは、従来の構造体と比較して必要
とする論理レベルの数が少なく、組合せ論理回路の数が
大幅に減少する。

【００１８】ハードウェアの観点から、このプロセッサ
方式ＡＢＩＳＴ回路は、３個の主ブロック、即ち、従来
のアドレスジェネレータブロック、制御信号を生成する
特定の制御論理ブロック、及びそれらの制御信号によっ
て駆動され、本発明のプロセッサ方式ＡＢＩＳＴ回路の
中心をなす新規の処理ブロック、を備える。

【００１９】アドレスジェネレータブロックは、従来と
同様に、ＣＮＯＯＰ信号、ＳＴＡＤＤ信号、並びに、Ｓ
ＴＢＡ０Ｅ信号及びＳＴＷＡ０Ｅ信号（次のサイクルで
ＬＳＢ（最下位ビット）を生成するために用いられる自
己テストビット信号及びワードアドレス信号) を生成す
るが、後者の２個の信号は、新規であると考えられる制
御論理ブロックで用いられる。制御論理ブロックの役割
は、各メモリアドレス毎に、ＡＢＩＳＴモード中に処理
ブロックの適切な信号の順序付けを行うことである。こ
のために、４個の制御信号ＴＳ０、ＴＳ１、ＣＴＳ０及
びＣＴＳ１を生成する。ＣＴＳ０はＴＳ０の補数であ
り、ＣＴＳ１はＴＳ１の補数である。制御信号は、テス
トパターンのタイプとＡＢＩＳＴサイクルによって決定
される。処理ブロックは、これらの制御信号に応じて自
己テストデータ信号ＳＴＤＡＴＡ、期待データ信号ＥＸ
ＤＡＴＡ、及び自己テスト読み取り／書き込み信号ＳＴ
ＲＷを生成する重要な役割を持つ。処理ブロックは、３
個のデータジェネレータを含む。各データジェネレータ
は、データサブブロックのテーブルを形成する４個のＬ
ＳＳＤスキャン専用ラッチ（スキャンモードの間に初期
設定される）及び４対１マルチプレクササブブロックか
ら成る。マルチプレクササブブロックは、前述の４個の
制御信号の論理的組合せによって制御されて、４個のス
キャン専用ラッチ出力の内の１個を選択する。処理ブロ
ックは、更に、各データジェネレータにつき１個の合計
３個のラッチ対を含む。これらのラッチ対は、マルチプ
レクササブブロックによって出力される信号を捕獲し、
次のサイクルの間に解放する。データジェネレータから
出力される信号は、ＯＲＯＵＴ信号と称される。第１及
び第２のデータジェネレータからのＯＲＯＵＴ信号は、
第１ラッチ対及び第２ラッチ対にそれぞれ記憶されて、
ＳＴＤＡＴＡ信号を生成する。第３データジェネレータ
からのＯＲＯＵＴ信号は、第３ラッチ対に記憶されて、
ＳＴＲＷ信号を生成する。最後に、ＳＴＤＡＴＡ信号は
２つのラッチ対に記憶されて、対応するＥＸＤＡＴＡ信
号を生成する。

【００２０】従って、本発明の基本原則によって、デー
タテーブルは先ずスキャンモードの間に初期設定され
る。次に、これらデータテーブルはＡＢＩＳＴモードの
間に各サイクル毎に多重化される。自己テストデータ信
号及び読み取り／書き込み信号の多重化は、制御論理ブ
ロックの制御の下に処理ブロックで実行される。

【００２１】

【実施例】なお、簡潔にするために、図２乃至図４で
は、さまざまなスキャンイン／スキャンアウト信号は表
示されないか、又は、点線で表示される。これらの相互
接続はＬＳＳＤ構造に特有のもので、当業者であれば理
解できよう。

【００２２】図２は、図１のＡＢＩＳＴユニット１１の
役割を果たす、本発明に従ったプロセッサ方式ＡＢＩＳ
Ｔ回路２０の主な構成要素を示している。プロセッサ方
式ＡＢＩＳＴ回路２０は、３つの主ブロック、即ち、従
来のアドレスジェネレータブロック２０−Ａ、ＡＢＩＳ
Ｔ回路２０の適切な順序付けを行う制御論理ブロック２
０−Ｂ、及び新たな処理ブロック２０−Ｃ、から成る。

【００２３】アドレスジェネレータブロック２０−Ａ
は、ＡＢＩＳＴ回路２０のアドレス指定部である。一般
的に、アドレスジェネレータブロック２０−Ａは、自己
テストアドレス信号ＳＴＡＤＤ、自己テストビットアド
レス０早期信号ＳＴＢＡ０Ｅ、自己テストワードアドレ
ス０早期信号ＳＴＷＡ０Ｅ、及びＣＮＯＯＰ信号を生成
する。前述のように、ＣＮＯＯＰ信号は、メモリユニッ
ト１２のテストの際に、図１のＡＮＤゲート１７Ａ及び
１７Ｂを禁止することによって、ＡＢＩＳＴモードの終
了を知らせるゲーティング信号である。

【００２４】アドレスジェネレータブロック２０−Ａ
は、最大アドレスを含むレジスタ２１、アドレス比較器
２２、及び、アドレス空間をカウントするときに、ビッ
トアドレス又はワードアドレスをＬＳＢとして用いるよ
うにプログラミングできる高速同期上昇／下降カウンタ
２３を含む。アドレスジェネレータブロック２０−Ａ
は、更に、２つのＬ１／Ｌ２ ラッチ対２４、２５を含
んで、それぞれリップルビットリップルワード信号ＲＢ
ＲＷ及びアドレス減分信号ＡＤを上昇／下降カウンタ２
３へ供給する。実質的に、アドレスジェネレータブロッ
ク２０−Ａは、ＬＳＢとしてビットアドレス又はワード
アドレスを有することが可能な増分器／減分器として動
作する。ＡＤ信号及びＲＢＲＷ信号は、スキャンモード
の間に初期設定される。ＡＤ信号は、カウンタが増分す
るか減分するかを制御する。ＲＢＲＷ信号は、カウンタ
のＬＳＢがビットアドレスかワードアドレスかを制御す
る。アドレスカウンタは、図３に関連して後で説明され
るようなＭＵＬＴＯＰ信号を生成するラッチ対３７−１
で初期設定されるデータに応じて、１サイクル毎又は４
サイクル毎に変化する。自己テストアドレスバスは、Ａ
ＢＩＳＴモードにおいてメモリユニット１２をアドレス
指定する自己テストアドレス信号ＳＴＡＤＤを運ぶ。自
己テストビットアドレス０早期信号ＳＴＢＡ０Ｅ及び自
己テストワードアドレス０早期信号ＳＴＷＡ０Ｅは、２
つの早期アドレスである。従来のＡＢＩＳＴユニットで
は、これらの信号はアドレスジェネレータブロック２０
−Ａの内部で使用されるだけだったが、本発明によっ
て、制御論理ブロック２０−Ｂへも送信される。ＣＮＯ
ＯＰ信号は、アドレスカウンタ２３が、増分中に最大ア
ドレスに達する（又は、減分中にゼロアドレスに達す
る）とすぐに活動化される。このＣＮＯＯＰ信号は、テ
ストパターンシーケンスがＡＢＩＳＴモードの間に完全
に実行されると現れ、上記のようにゲーティング信号と
して働く。アドレスカウンタ２３は、アドレス空間全体
がスイープ（掃引）されると直ちにアドレススイーピン
グを自動的に停止する。

【００２５】制御論理ブロック２０−Ｂは、ＡＢＩＳＴ
回路２０の制御信号ジェネレータ部である。制御論理ブ
ロック２０−Ｂは、アドレスジェネレータブロック２０
−Ａで生成されるＳＴＢＡ０Ｅ信号及びＳＴＷＡ０Ｅ信
号によって駆動され、４つの制御信号ＴＳ０、ＴＳ１、
ＣＴＳ０、及びＣＴＳ１を生成する。ＣＴＳ０及びＣＴ
Ｓ１はそれぞれＴＳ０及びＴＳ１の補数信号である。こ
れら４つの制御信号は、処理ブロック２０−Ｃの動作、
特に、処理ブロック２０−Ｃに含まれるデータジェネレ
ータ２６−１〜２６−３の動作に欠かせない。この制御
論理ブロック２０−Ｂの詳細は、あとで図３を参照して
説明する。

【００２６】図２を参照すると、処理ブロック２０−Ｃ
は、ＡＢＩＳＴ回路２０における、自己テストデータ信
号ＳＴＤＡＴＡ、期待データ信号ＥＸＤＡＴＡ、及び自
己テスト読み取り／書き込み信号ＳＴＲＷの生成部であ
る。機能的に、このブロックはメモリユニット１２に書
き込むためのＳＴＤＡＴＡ信号と共に、メモリユニット
１２から、データアウトシフトレジスタユニット１４及
びデータ圧縮ユニット１５（図１参照）を介して出力さ
れる値が正しいかどうかを検査するために用いられるＥ
ＸＤＡＴＡ信号を生成し、更に、メモリユニット１２が
読み取り動作モードにあるか書き込み動作モードにある
かを制御するためのＳＴＲＷ信号を生成する。処理ブロ
ック２０−Ｃの主要部は、一体となってブロック２６を
形成する３つのデータジェネレータ２６−１〜２６−３
である。データジェネレータ２６−１〜２６−３から出
力される信号は、それぞれＯＲＯＵＴ０、ＯＲＯＵＴ
１、及びＯＲＯＵＴ２と称され、一体となってブロック
２７を形成する３つのラッチ対２７−１〜２７−３を用
いて、１サイクルだけ遅延される。第１ラッチ対２７−
１及び第２ラッチ対２７−２は、２つの自己テストデー
タ信号ＳＴＤＡＴＡ０及びＳＴＤＡＴＡ１を生成する。
第３ラッチ対２７−３はＳＴＲＷ信号を生成する。ま
た、ＳＴＤＡＴＡ０信号及びＳＴＤＡＴＡ１信号は、一
体となってブロック２８を形成するラッチ対２８−１及
び２８−２でそれぞれラッチされて、２つの期待データ
信号ＥＸＤＡＴＡ０及びＥＸＤＡＴＡ１を生成する。

【００２７】制御論理ブロック２０−Ｂの回路構造の詳
細を示す図３を参照して、制御論理ブロック２０−Ｂに
ついて説明する。図３を参照すると、制御論理ブロック
２０−Ｂは、４個の２入力ＡＮＤゲート３０〜３３、４
個のインバータ３４−１〜３４−４、１個の２入力排他
的ＯＲ（ＸＯＲ）ゲート３５、２個の２入力ＯＲゲート
３６−１及び３６−２、１個のＬ１／Ｌ２スキャン専用
ラッチ対３７−１、並びに、２個のＬ１／Ｌ２正規ラッ
チ対３７−２及び３７−３から成る。各正規ラッチ対３
７−２及び３７−３は、Ｌ１ラッチ及びＬ２ラッチから
成る。各正規ラッチ対３７−２及び３７−３の内のＬ１
ラッチは、Ｉ０入力、及びＩ０入力のデータが捕獲され
るのを可能にするＡクロック入力を有する。更に、Ｌ１
ラッチは、Ｄ０入力、及びＤ０入力のデータが捕獲され
るのを可能にするＣクロック入力を有する。スキャン専
用ラッチ対３７−１は、Ｌ１ラッチがＤ０入力及びＣク
ロック入力を備えていない点を除いて、正規ラッチ対３
７−２及び３７−３と同じ構造を持つ。スキャン専用ラ
ッチ対３７−１、並びに正規ラッチ対３７−２及び３７
−３の内のＬ２ラッチは、データがＬ１ラッチからＬ２
ラッチへと転送されるのを可能にするＢクロック入力を
有する。スキャン専用ラッチ対３７−１、並びに正規ラ
ッチ対３７−２及び３７−３の内のＬ２ラッチは、Ｌ２
ラッチに含まれるデータと同じ論理値を有する出力を持
つ。なお、３個のラッチ対３７−１〜３７−３は、一般
的にＬＳＳＤスキャンチェーンに接続される。制御論理
ブロック２０−Ｂへ入力される入力信号は、スキャンイ
ン信号ＳＩ、外部で生成されるＡ、Ｂ、Ｃクロック信
号、並びに、図２のアドレスジェネレータブロック２０
−Ａにおいて生成される２つの信号ＳＴＷＡ０Ｅ及びＳ
ＴＢＡ０Ｅである。出力される信号は、ＴＳ０及びＴＳ
１並びにそれらの補数ＣＴＳ０及びＣＴＳ１である。図
３において、入力端子及び出力端子は、それぞれ概略的
に３８及び３９で示されている。

【００２８】スキャンイン信号ＳＩはラッチ対３７−１
のＩ０入力へ入力される。ラッチ対３７−１の出力は、
ラッチ対３７−２のＬ１ラッチのＩ０入力、インバータ
３４−１の入力、並びに、ＡＮＤゲート３２及び３３の
第１入力へ接続される。インバータ３４−１の出力は、
ＡＮＤゲート３０及び３１の第１入力へ接続される。Ｓ
ＴＷＡ０Ｅ信号はＡＮＤゲート３０の第２入力へ入力さ
れ、ＳＴＢＡ０Ｅ信号はＡＮＤゲート３１の第２入力へ
入力される。ＡＮＤゲート３２の第２入力はＸＯＲゲー
ト３５の出力へ接続され、ＡＮＤゲート３３の第２入力
はインバータ３４−２の出力へ接続される。ＸＯＲゲー
ト３５の第１入力はラッチ対３７−２の出力へ接続さ
れ、第２入力はラッチ対３７−３の出力へ接続される。
なお、ラッチ対３７−３による出力信号は、当業者に周
知のＬＳＳＤ設計回路で重要な役割を果たすいわゆスキ
ャンアウト信号ＳＯの一般例である。インバータ３４−
２の入力もまた、ラッチ対３７−３の出力へ接続され
る。ＯＲゲート３６−１の第１入力はＡＮＤゲート３１
の出力へ接続され、第２入力はラッチ対３７−２の出力
へ接続される。ＯＲゲート３６−１の出力は端子３９−
１において制御信号ＴＳ０を供給し、端子３９−２にお
いてインバータ３４−３を介して制御信号ＴＳ０の補数
ＣＴＳ０を供給する。ＯＲゲート３６−２の第１入力は
ＡＮＤゲート３０の出力へ接続され、第２入力はラッチ
対３７−３の出力へ接続される。同様に、ＯＲゲート３
６−２の出力は端子３９−３において制御信号ＴＳ１を
供給し、端子３９−４においてインバータ３４−４を介
して制御信号ＴＳ１の補数ＣＴＳ１を供給する。図３か
ら明らかなように、一般的に、Ａ及びＢクロック信号は
スキャン専用ラッチ対３７−１へ入力され、Ａ、Ｂ及び
Ｃクロック信号は正規ラッチ対３７−２及び３７−３へ
入力される。ラッチ対３７−１の出力において生成され
るＭＵＬＴＯＰ信号は、その論理値に応じて、制御論理
ブロック２０−Ｂの機能モードを制御する。ＡＢＩＳＴ
モードにおいて、制御論理ブロック２０−Ｂは２つのサ
ブモード、即ち、単一動作サブモード及び複数動作サブ
モード、を有する。単一動作サブモードでは、ＭＵＬＴ
ＯＰ信号は低レベル（ロー）であり、制御信号ＴＳ０及
びＴＳ１はそれぞれＳＴＷＡ０Ｅ信号及びＳＴＢＡ０Ｅ
信号によって画定される値と同じ論理値を有する。ＡＮ
Ｄゲート３０及び３１だけが単一動作サブモードで作動
する。複数動作サブモードでは、ＭＵＬＴＯＰ信号は高
レベル（ハイ）であり、信号ＴＳ０及びＴＳ１はモジュ
ーロ４方式でカウントされる。すなわち、ＴＳ０、ＴＳ
１は（０、０）、（０、１）、（１、０）及び（１、
１）のパターンを繰り返す。これは、ラッチ対３７−２
及び３７−３の入出力接続を見れば明らかであろう。複
数動作サブモードでは、２つのラッチ対３７−２及び３
７−３、並びに、それらに関連する論理回路が作動す
る。ＭＵＬＴＯＰ信号は、また、アドレスカウンタ２３
（図２参照）が１サイクル毎又は４サイクル毎にその中
身を変えるかどうかも制御する。最後に、ＯＲゲート３
６−１及び３６−２が前記２つのサブモードの間で適切
な選択を行う。

【００２９】図２を再度参照すると、プロセッサ方式Ａ
ＢＩＳＴ回路２０の中心部は主に処理ブロック２０−Ｃ
にあり、その主要部は同じ構造を持つ３つのデータジェ
ネレータ２６−１〜２６−３から成り、一体となってデ
ータジェネレータブロック２６を形成する。データジェ
ネレータ２６−１〜２６−３は、データ選択機能のテー
ブルにおいて決定的な役割を果たす。図４を参照して、
データジェネレータ２６−１の詳細な回路の構造が説明
される。

【００３０】図４を参照すると、データジェネレータ２
６−１は２つのサブブロック４０−Ａ及び４０−Ｂから
成る。データサブブロック４０−Ａのテーブルは、４個
のＬＳＳＤスキャン専用ラッチ対４１−１〜４１−４か
ら成る。マルチプレクササブブロック４０−Ｂは、４入
力ＯＲゲート４３へ接続される４個の３入力ＡＮＤゲー
ト４２−１〜４２−４から成る。４個のスキャン専用ラ
ッチ対４１−１〜４１−４の各ラッチ対は、単一のサイ
クルのためのデータを含む。制御信号ＴＳ０、ＴＳ１及
びそれらの補数ＣＴＳ０、ＣＴＳ１は、次のサイクルの
間で４個のデータの内のどのデータがメモリユニット１
２へ送信されるかを選ぶ。データジェネレータ２６−１
の入力信号は、スキャンイン信号ＳＩ、Ａ／Ｂクロック
信号、並びに、前記４個の制御信号ＴＳ０、ＴＳ１、Ｃ
ＴＳ０及びＣＴＳ１である。

【００３１】スキャンイン信号ＳＩは、ラッチ対４１−
１のＩ０入力へ入力される。第１テーブルデータ信号Ｔ
ＡＢＤ００を生成するラッチ対４１−１の出力（実際
は、Ｌ２ラッチの出力) は、ラッチ対４１−２のＩ０入
力へ接続される。同様に、第２テーブルデータ信号ＴＡ
ＢＤ１０を生成するラッチ対４１−２の出力は、ラッチ
対４１−３のＩ０入力へ接続される。また、第３テーブ
ルデータ信号ＴＡＢＤ２０を生成するラッチ対４１−３
の出力は、ラッチ対４１−４のＩ０入力へ接続される。
ラッチ対４１−４によって生成される第４テーブルデー
タ信号ＴＡＢＤ３０は、図２から明らかなように、デー
タジェネレータブロック２６−１から出力されて、ラッ
チ対２７−１のＩ０入力へ入力される。これら全ての信
号ＴＡＢＤ００〜ＴＡＢＤ３０は、点線で示すように、
周知のスキャンイン／スキャンアウト機能を有する。各
ラッチ対４１−１〜４１−４の出力は、それぞれ３入力
ＡＮＤゲート４２−１〜４２−４の第１入力へ接続され
る。これらのＡＮＤゲートの他の２つの入力は、制御論
理ブロック２０−Ｂによって生成された４個の制御信号
のうちの特定の組合せを受け取る。図４に示されるよう
に、ＡＮＤゲート４２−１は、入力として、ラッチ対４
１−１からのＴＡＢＤ００信号、並びに制御論理ブロッ
ク２０−ＢからのＣＴＳ０信号及びＣＴＳ１信号、を有
する。ＡＮＤゲート４２−２は、入力として、ラッチ対
４１−２からのＴＡＢＤ１０信号、並びに制御論理ブロ
ック２０−ＢからのＴＳ０信号及びＣＴＳ１信号、を有
する。ＡＮＤゲート４２−３は、入力として、ラッチ対
４１−３からのＴＡＢＤ２０信号、並びに制御論理ブロ
ック２０−ＢからのＣＴＳ０信号及びＴＳ１信号、を有
する。最後に、ＡＮＤゲート４２−４は、入力として、
ラッチ対４１−４からのＴＡＢＤ３０信号、並びに制御
論理ブロック２０−ＢからのＴＳ０信号及びＴＳ１信
号、を有する。

【００３２】各ＡＮＤゲート４２−１〜４２−４の出力
は、それらの論理和を実行する４入力ＯＲゲート４３の
各入力へ接続される。ＯＲＯＵＴ０信号を転送するＯＲ
ゲート４３の出力端子４４−１は、本発明の重要な特徴
に従って、正規ラッチ対２７−１（図２参照）のＤ０入
力へ接続される。

【００３３】結果として、サブブロック４０−Ｂを形成
する４個のＡＮＤゲート４２−１〜４２−４とＯＲゲー
ト４３の組合せにより、制御論理ブロック２０−Ｂから
の４個の制御信号の制御下で多重化（マルチプレック
ス）機能が行われる。サブブロック４０−Ｂは、サブブ
ロック４０−Ａから出力される４個のテーブルデータ信
号ＴＡＢＤ００〜ＴＡＢＤ３０の内のいずれが、図２の
正規ラッチ対２７−１のＤ０入力へ伝播されるかを選択
する。換言すれば、正規ラッチ対２７−１のＤ０入力へ
入力される信号は、各ラッチ対４１−１〜４１−４によ
って生成される４個の信号ＴＡＢＤ００〜ＴＡＢＤ３０
の内の１つと同じ論理値を有する。

【００３４】全てのデータジェネレータは同じ構造を有
しているので、図４を参照して行われたデータジェネレ
ータ２６−１についての説明は、他のデータジェネレー
タ２６−２及び２６−３にも適用される。

【００３５】図２を再度参照すると、データジェネレー
タ２６−１、２６−２及び２６−３は、中間出力信号Ｏ
ＲＯＵＴ０、ＯＲＯＵＴ１及びＯＲＯＵＴ２をそれぞれ
生成し、更にスキャンイン／スキャンアウト信号ＴＡＢ
Ｄ３０、ＴＡＢＤ３１及びＴＡＢＤ３２をそれぞれ生成
する。信号ＴＡＢＤ３０及びＯＲＯＵＴ０は、それぞれ
ラッチ対２７−１のＩ０入力及びＤ０入力へ入力され
る。説明のためにラッチ対２７−１について考えると、
一般的に、Ａクロック信号及びＣクロック信号はＬ１ラ
ッチのＡ入力及びＣ入力( 共に図示せず) へ入力され、
Ｂクロック信号はＬ２ラッチのＢ入力へ入力される。ラ
ッチ対２７−１〜２７−３は、１サイクル毎に中間出力
信号ＯＲＯＵＴ０〜ＯＲＯＵＴ２を記憶する役割を持
ち、一体となって記憶遅延ブロック２７を形成する。ラ
ッチ対２７−１及び２７−２は、それぞれ自己テストデ
ータ信号ＳＴＤＡＴＡ０及びＳＴＤＡＤＡ１を供給す
る。ラッチ対２７−３は、自己テスト読み取り／書き込
み信号ＳＴＲＷを供給する。ＳＴＤＡＴＡ０信号及びＳ
ＴＤＡＴＡ１信号は、ラッチ対２８−１及び２８−２の
各Ｄ０入力へ入力される。ラッチ２８−１の出力は、点
線で示すように、ＬＳＳＤチェーンに沿ってラッチ対２
８−２のＩ０入力へ接続される。期待データジェネレー
タブロック２８を一体となって形成するラッチ対２８−
１及び２８−２は、それぞれ期待データ信号ＥＸＤＡＴ
Ａ０及びＥＸＤＡＴＡ１を供給する。図２から明らかな
ように、ＳＴＤＡＴＡ０信号及びＳＴＤＡＴＡ１信号も
また、次の使用のために処理ブロック２０−Ｃから出力
される。要するに、５個の信号、即ち、ＳＴＤＡＴＡ
０、ＳＴＤＡＴＡ１、ＥＸＤＡＴＡ０、ＥＸＤＡＴＡ
１、及びＳＴＲＷが処理ブロック２０−Ｃから出力され
る。

【００３６】図２の処理ブロック２０−Ｃにおいて、デ
ータジェネレータ２６−１〜２６−３は、各アドレスに
つき最大で４個の動作があるならば、必要とされる自己
テストデータ信号ＳＴＤＡＴＡ及び自己テスト読み取り
／書き込み信号ＳＴＲＷを生成するために、４対１の多
重化を保証する決定的な役割を持つ。しかしながら、こ
れは自己テストデータ信号ＳＴＤＡＴＡ及び自己テスト
読み取り／書き込み信号ＳＴＲＷのＮ対１の多重化へ容
易に一般化できるために、１アドレス当たりＮ個の動作
を行うことが可能になる。テーブルデータの初期設定
は、処理ブロック２０−Ｃの標準ＬＳＳＤ構造のために
スキャンモードの間に終了する。スキャンモードが終了
した後、プロセッサ方式ＡＢＩＳＴ回路２０は、単にテ
ーブルから正しいデータを選ぶだけで、プログラミング
されたパターンを非常に迅速に実行することができる。
増分又は減分によって、メモリユニット１２で１回の全
アドレススイープが完了すると、プロセッサ方式ＡＢＩ
ＳＴ回路２０は、スキャンモードでの初期設定に従い、
ゼロアドレスから最大アドレスまでの各アドレス毎にメ
モリユニット１２でテストパターンを実行したことにな
る。また、スキャンモードにおいて、新たな初期設定が
行われて、ラッチ対のデータが解析される。

【００３７】本発明のプロセッサ方式ＡＢＩＳＴ回路２
０の動作は、図５に示されるタイミングを参照すること
で最も良く理解される。

【００３８】図５は、ＡＢＩＳＴモードでの本発明のプ
ロセッサ方式ＡＢＩＳＴ回路２０のクロック信号、制御
信号及びデータ信号のタイミング波形を詳細に示してい
る。図５は、２つの連続サイクルＪ及びＪ＋１を示す。
Ｂクロック信号及びＣクロック信号の下に示される信号
は、ＳＴＷＡ０Ｅ、ＳＴＢＡ０Ｅアドレス信号、ＴＳ
０、ＴＳ１制御信号、並びに、ＯＲＯＵＴ０、ＥＸＤＡ
ＴＡ０、ＳＴＤＡＴＡ０データ信号である。Ｃクロック
信号は、プロセッサ方式ＡＢＩＳＴ回路２０の全ての正
規ラッチ対の内の全てのＬ１ラッチにデータを捕獲する
のに用いられるが、図５に示されるいかなる信号も変化
させない。Ｂクロック信号が立ち上がると、各Ｌ１／Ｌ
２ラッチ対の内のＬ１ラッチにあるデータがＬ２ラッチ
出力へ伝播され、同時に、図５に示される信号が値を変
えることができる。Ｂクロック信号の立ち上がりエッジ
と特定のアドレス信号、制御信号、又はデータ信号の変
化との間の遅延は、プロセッサ方式ＡＢＩＳＴ回路２０
における遅延の関数である。例えば、サブブロック４０
−Ｂ（図４）の２つの論理レベルによって生じる余分な
遅延の結果として、ＯＲＯＵＴ０信号はＴＳ０信号より
も後で変化する。特定のプロセッサ方式ＡＢＩＳＴ回路
において、図５に示されるアドレス信号、データ信号及
び制御信号の正確なタイミングは、当該回路の設計シス
テム及び製造プロセスの特定のパラメータに依存してい
る。これら正確なタイミングの選択は、当業者には容易
であろう。

【００３９】本発明のプロセッサ方式ＡＢＩＳＴ回路２
０は、米国特許第５１７３９０６号明細書に記載の状態
機械よりもプログラム可能性の点でより柔軟である。こ
れは、以下の例によって示される。新たなテストパター
ンが第１パスの間に検出されなかった故障を検出する必
要があるならば、プロセッサ方式ＡＢＩＳＴ回路２０
は、製造サイクルの後半での新たなテストパターンによ
って再プログラミングされる。これは、以前にできなか
ったテストパターンの初期設定を単に変えることによっ
て達成される。先行技術の状態機械方式に対する本発明
のプロセッサ方式ＡＢＩＳＴ回路のもう１つの利点は、
設計の単純さにあり、その結果として、設計エラー数が
減少する。米国特許第５１７３９０６号明細書に記載の
状態機械方式で、現在の高速ＳＲＡＭマクロに必要とさ
れる短いシステムサイクルタイムに適合させるために
は、多くのカスタム論理ブックを設計する必要がある。
本発明のプロセッサ方式のアプローチを採用することに
よって、そのようなカスタム論理ブックを設計せずに非
常に短いサイクルタイムが得られる。

【００４０】米国特許第５１７３９０６号明細書に記載
の従来の状態機械方式ＡＢＩＳＴユニットでは、各ハー
ドコードテストパターンを生成するために多くの組合せ
論理回路と、大きなシーケンサを必要とする。結果とし
て、全ての制御論理と多数の内部信号を考慮しなければ
ならないために、データを生成するのに多数の論理回路
レベル（９レベル）を必要とする。米国特許第５１７３
９０６号明細書に記載の従来のＡＢＩＳＴユニットと比
較すると、標準ＣＭＯＳ技術において、本発明のプロセ
ッサ方式ＡＢＩＳＴ回路２０の実施により、マクロサイ
ズが少なくとも５０％減少して、半導体チップ表面の領
域を大幅に節約する。更に、自己テストデータは、米国
特許第５１７３９０６号明細書に記載の従来のＡＢＩＳ
Ｔユニットによって得られる約６．３ナノ秒に対して、
約２．１ナノ秒（図５の遅延ｄｔによって示される）で
生成される。将来は、新たなＡＢＩＳＴ構造体が、約５
ナノ秒以下の短いシステムサイクルタイムで作動するよ
うに設計される。

【００４１】更に、従来の状態機械方式ＡＢＩＳＴユニ
ットと異なり、本発明の新規のプロセッサ方式ＡＢＩＳ
Ｔ回路は、「０ブランケットパターン書き込み」、又は
「補数チェッカーボードパターン読み取り」等の各タス
ク毎に、制限なしにプログラミングすることが可能であ
る。結果として、従来の状態機械方式ＡＢＩＳＴユニッ
トによって生成された全てのテストパターンを、新たな
プログラマブルテストパターンの組合せと共に使用する
ことができる。最後に、プロセッサ方式ＡＢＩＳＴ回路
２０は状態機械タイプのいかなる従来のＡＢＩＳＴ構造
体とも互換性がある。

【００４２】要するに、本発明のプロセッサ方式ＡＢＩ
ＳＴ回路のアーキテクチャの利点は、より速いデータ生
成、半導体領域の使用を最小限にする複雑度低減、拡張
されたプログラム可能性、及び完全な互換性である。

【００４３】本発明はＳＲＡＭマクロに関して記載され
たが、プロセッサ方式ＡＢＩＳＴ回路２０はＤＲＡＭ、
フラッシュメモリ等、及び独立型ＳＲＡＭチップにも同
様に広く適用される。

【００４４】

【発明の効果】本発明によれば、従来の状態機械方式Ａ
ＢＩＳＴユニットと十分に互換性があり、高速ＳＲＡＭ
マクロでの実施に適した新規のプロセッサ方式ＡＢＩＳ
Ｔ回路が提供される。

【図面の簡単な説明】

【図１】ＡＢＩＳＴユニットを含む現行のＳＲＡＭマク
ロのブロック図アーキテクチャの部分的概略図を示す。

【図２】図１のＳＲＡＭマクロのＡＢＩＳＴユニットで
実施される、３個の主ブロックを含む本発明のプロセッ
サ方式ＡＢＩＳＴ回路の概略ブロック図を示す。

【図３】図２のプロセッサ方式回路の制御論理ブロック
の回路の詳細を示す。

【図４】図２のプロセッサ方式回路の処理ブロックの重
要部分である３個のデータジェネレータの内の１つの回
路の詳細を示す。

【図５】ＡＢＩＳＴモードにある図２のプロセッサ方式
ＡＢＩＳＴ回路の動作を示すための重要な信号の波形を
示す。

【符号の説明】

２０ ＡＢＩＳＴ回路 ２０−Ａ アドレスジェネレータブロック ２０−Ｂ 制御論理ブロック ２０−Ｃ 処理ブロック ２１ レジスタ ２２ アドレス比較器 ２３ アドレスカウンタ ２４、２５ ラッチ対 ２６−１、２、３ データジェネレータ ２７−１、２、３ ラッチ対 ２８−１、２ ラッチ対

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−96898（ＪＰ，Ａ) 特開 平１−282798（ＪＰ，Ａ) 特開 平３−216900（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 メモリユニット（１２）と、 前記メモリユニットをテストするための自己テストデー
   タ信号、自己テストアドレス信号、及び期待データ信号
   を生成するアレイ組込み自己テスト（ＡＢＩＳＴ）回路
   （２０）と、 前記ＡＢＩＳＴ回路による自己テスト時に前記メモリユ
   ニットから読み出されたデータ信号を前記期待データ信
   号と比較することにより前記メモリユニットに故障が生
   じているか否かを示す結果信号を生成するデータ圧縮ユ
   ニット（１５）とを含み、 前記ＡＢＩＳＴ回路が、 前記自己テストアドレス信号を生成するアドレス生成手
   段（２０−Ａ）と、 前記ＡＢＩＳＴ回路を適切に順序づけるための制御信号
   を生成する制御論理手段（２０−Ｂ）と、 前記自己テストデータ信号及び前記期待データ信号を生
   成する処理手段（２０−Ｃ）とで構成され、 前記処理手段が、 スキャンインによって複数のデータが設定されるテーブ
   ル手段（４０−Ａ）と、 前記制御信号に応答して前記複数のデータを多重化して
   繰り返し出力する多重化手段（４０−Ｂ）と、 前記多重化手段からの出力信号を記憶し、それを前記自
   己テストデータ信号として出力する第１ラッチ手段（２
   ７−１、・・・）と、 前記第１ラッチ手段からの前記自己テストデータ信号を
   記憶し、それを次のサイクルで前記期待データ信号とし
   て出力する第２ラッチ手段（２８−１、・・・）とを備
   える、 ことを特徴とする集積回路。
2. 【請求項２】 前記テーブル手段が複数のスキャン専用
   ラッチ対（４１−１、・・・）によって構成され、 前記多重化手段が、 前記複数のスキャン専用ラッチ対にそれぞれ対応して設
   けられ、対応するラッチ対の出力と前記制御信号の特定
   の組合せを入力に受け取る複数のＡＮＤゲート（４２−
   １、・・・）と、 入力が前記ＡＮＤゲートの出力に接続され、出力が前記
   第１ラッチ手段に接続されたＯＲゲート（４３）とによ
   って構成される、 請求項１に記載の集積回路。