JP2607464B2 - Command decoding device - Google Patents
Command decoding deviceInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサ、特にマイクロプログ
ラム制御方式のマイクロプロセッサに用いる命令解読装
置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor, and more particularly to an instruction decoding device used for a microprocessor of a microprogram control system.
従来の技術 従来、計算機のマイクロプログラム方式の命令解読装
置としては、第３図に示す様に、マイクロ命令を単一の
マイクロ命令格納記憶装置に格納し、これにアドレス発
生回路或いはマッピングアレイからのマイクロ命令格納
記憶アドレスを与えることにより、多数の操作の制御を
行わせるものがあった。2. Description of the Related Art Conventionally, as a micro-program type instruction decoding device for a computer, as shown in FIG. 3, a micro-instruction is stored in a single micro-instruction storage device and stored in an address generation circuit or a mapping array. In some cases, a number of operations are controlled by providing a microinstruction storage address.
発明が解決しようとする問題点 マイクロ命令は第４図（ａ）に示すように、オペコー
ド部（オペレーション部）とオペランド部（アドレシン
グ部）との組み合わせで表わされる（オペコードとオペ
ランドとの組み合わせは（ｍ−ｎ）×ｎ通り考えられ
る）が、従来の方式では、第４図（ｂ）に示す様に、オ
ペランド操作が同じであってもオペコードが異なる場合
にはそれぞれのオペコードに対するオペランド操作をマ
イクロ命令としてマイクロ命令格納記憶装置内に記述し
ておかなければならず、各操作の種類が増大するにした
がってその組み合わせが増大し、機能の高いマイクロ命
令を充実させるほど大規模なマイクロ命令格納記憶装置
を必要としていた、なお第４図（ｂ）において、A,B,C,
Dはオペランド、ADD,SUB,LDはオペコードを表わす。Problems to be Solved by the Invention A microinstruction is represented by a combination of an operation code section (operation section) and an operand section (addressing section) as shown in FIG. 4A (the combination of the operation code and the operand is ( mn) .times.n), however, in the conventional method, as shown in FIG. Instructions must be described in the microinstruction storage device, and as the types of operations increase, the number of combinations increases. In FIG. 4 (b), A, B, C,
D represents an operand, and ADD, SUB, and LD represent an operation code.
問題点を解決するための手段 上記問題点を解決するため、本発明の命令解読装置
は、入力される命令のオペコードフィールドとオペラン
ドフィールドとの各々に対応して２種類の独立なアドレ
スを出力するアドレス発生回路と、前記２種類のアドレ
スを各々入力とする２個の独立したマイクロ命令格納記
憶装置とを備え、前記２個のマイクロ命令格納記憶装置
の各々の出力を連結してマイクロ命令出力を得る構成と
したものである。Means for Solving the Problems In order to solve the above problems, the instruction decoding apparatus of the present invention outputs two types of independent addresses corresponding to each of an opcode field and an operand field of an input instruction. An address generating circuit, and two independent microinstruction storage devices each having the two types of addresses as inputs, and connecting the outputs of the two microinstruction storage devices to generate a microinstruction output. It is a configuration that obtains.
作用 上記構成によれば、アドレス発生回路がら各操作用マ
イクロ命令格納記憶装置にそれぞれ独立したマイクロ命
令格納記憶アドレスを与えることにより、各操作ごとの
マイクロ命令を独立に同時並行して得ることができる。Operation According to the above configuration, the address generation circuit gives independent microinstruction storage addresses to each operation microinstruction storage device, so that microinstructions for each operation can be independently and simultaneously obtained in parallel. .
実施例 以下、本発明の一実施例を第１図〜第２図に基づいて
説明する。Embodiment An embodiment of the present invention will be described below with reference to FIGS.
第１図は本発明の一実施例における命令解読装置の回
路ブロック図で、１は命令レジスタ、２はアドレス発生
回路、3,4はマイクロ命令格納記憶装置、5,6はマイクロ
命令レジスタである。前記命令レジスタ１は、マクロ命
令入力端子1aとマクロ命令出力端子1bとを有している。
前記アドレス発生回路２は、マクロ命令入力端子2aとマ
イクロ命令格納記憶アドレス出力端子2b,2cとを有して
いる。前記オペコード用のマイクロ命令格納記憶装置３
は、マイクロ命令格納記憶アドレス入力端子3aとマイク
ロ命令出力端子3bとを有している。前記オペランド用の
マイクロ命令格納記憶装置４は、マイクロ命令格納記憶
アドレス入力端子4aとマイクロ命令出力端子4bとを有し
ている。前記オペコート用のマイクロ命令レジスタ５
は、マイクロ命令入力端子5aとマイクロ命令出力端子5b
とを有している。前記オペランド用のマイクロ命令レジ
スタ６は、マイクロ命令入力端子6aとマイクロ命令出力
端子6bとを有している。前記マクロ命令格納記憶装置3,
4には、第２図（ａ）（ｂ）に示す如く、オペコードAD
D,SUB,LD、オペランドA,B,C,Dなどが各々格納されてい
る。FIG. 1 is a circuit block diagram of an instruction decoding device according to one embodiment of the present invention, wherein 1 is an instruction register, 2 is an address generation circuit, 3 and 4 are microinstruction storage devices, and 5 and 6 are microinstruction registers. . The instruction register 1 has a macro instruction input terminal 1a and a macro instruction output terminal 1b.
The address generating circuit 2 has a macro instruction input terminal 2a and micro instruction storage address output terminals 2b and 2c. Microinstruction storage device 3 for the operation code
Has a microinstruction storage address input terminal 3a and a microinstruction output terminal 3b. The microinstruction storage device 4 for operands has a microinstruction storage address input terminal 4a and a microinstruction output terminal 4b. Micro instruction register 5 for the operation coat
Are the microinstruction input terminal 5a and the microinstruction output terminal 5b
And The micro instruction register 6 for the operand has a micro instruction input terminal 6a and a micro instruction output terminal 6b. The macro instruction storage device 3,
4 includes an operation code AD as shown in FIGS.
D, SUB, LD, operands A, B, C, D, etc. are stored, respectively.
以下、上記構成における作用をまず、命令レジスタ１
のマクロ命令入力端子1aに第４図（ａ）のようなオペコ
ードフィールドとオペランドフィールドから構成される
マクロ命令を入力する。その後このマイクロ命令をマク
ロ命令入力端子2aに入力されたアドレス発生回路２は、
このマクロ命令のオペコードを解読して、このオペコー
ドに対応したマイクロ命令の格納されているオペコード
格納メモリ３のアドレスをマイクロ命令格納記憶アドレ
ス出力端子2bに出力し、オペランドを解読してこのオペ
ランド操作に対応したマイクロ命令の格納されているオ
ペレーション格納メモリ４の該当アドレスをマイクロ命
令格納記憶アドレス出力端子2cに出力する。マイクロ命
令格納記憶アドレスを与えられたマイクロ命令格納記憶
装置3,4は、独立に各操作のマイクロ命令を読み出し、
マイクロ命令出力端子3b,4bに出力する。各操作のマイ
クロ命令のシーケンスを実行するために、アドレス発生
回路２は、各操作用マイクロ命令格納記憶装置3,4に対
し、マイクロ命令の記憶アドレスの更新を各操作用マイ
クロ命令格納記憶装置3,4毎に独立に行い、マイクロ命
令格納記憶アドレス出力端子2b,2cに出力する。このよ
うに、各操作のマイクロ命令を独立にかつ同時並行的に
得ることができる。Hereinafter, the operation of the above configuration will be described first.
A macro instruction composed of an operation code field and an operand field as shown in FIG. After that, the address generation circuit 2 which inputs this micro instruction to the macro instruction input terminal 2a,
The operation code of the macro instruction is decoded, the address of the operation code storage memory 3 storing the microinstruction corresponding to the operation code is output to the microinstruction storage address output terminal 2b, and the operand is decoded to perform the operand operation. The corresponding address of the operation storage memory 4 where the corresponding microinstruction is stored is output to the microinstruction storage address output terminal 2c. The microinstruction storage devices 3 and 4 given the microinstruction storage addresses read the microinstructions of each operation independently,
Output to micro instruction output terminals 3b and 4b. In order to execute the sequence of microinstructions for each operation, the address generation circuit 2 updates the microinstruction storage addresses for each operation with respect to each operation microinstruction storage and storage device 3, 4. , 4 independently and output to the microinstruction storage address output terminals 2b, 2c. In this way, the microinstructions for each operation can be obtained independently and concurrently.
なお、アドレス発生回路２として、命令コードによる
オペコードフィールドとオペランドフィールドとのビッ
ト位置変化に応じて独立な２種類のアドレスを発生する
構成のものを用いてもよい。Note that the address generating circuit 2 may be configured to generate two independent types of addresses in response to a change in the bit position between the operation code field and the operand field according to the instruction code.
発明の効果 以上述べたごとく本発明によれば、マイクロ命令格納
記憶装置をオペコード用とオペランド用との各操作ごと
に分割し、それぞれに対しアドレス発生回路により独立
にマイクロ命令格納記憶アドレスを与え、独立したマイ
クロ命令を得るようにしたので、高機能なマイクロ命令
を規模の小さいマイクロ命令格納記憶装置で容易に実現
できる。Effects of the Invention As described above, according to the present invention, the microinstruction storage device is divided for each operation for the operation code and for the operand, and the microinstruction storage address is independently given to each by the address generation circuit, Since independent micro-instructions are obtained, high-performance micro-instructions can be easily realized by a small-scale micro-instruction storage device.
第１図は本発明の一実施例における命令解読装置の回路
ブロック図、第２図は同命令解読装置におけるマイクロ
命令格納状態の説明図、第３図は従来の命令解読装置の
説明図、第４図（ａ）はマイクロ命令の構成の説明図、
同図（ｂ）はマイクロ命令の格納状態の説明図である。 ２……アドレス発生回路、3,4……マイクロ命令格納記
憶装置FIG. 1 is a circuit block diagram of an instruction decoding device according to one embodiment of the present invention, FIG. 2 is an explanatory diagram of a micro instruction storage state in the instruction decoding device, FIG. 3 is an explanatory diagram of a conventional instruction decoding device, 4 (a) is an explanatory diagram of the configuration of the microinstruction,
FIG. 4B is an explanatory diagram of the storage state of the microinstruction. 2 ... Address generation circuit, 3,4 ... Micro instruction storage device
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡林 一郎 門真市大字門真1006番地 松下電器産業 株式会社内 (72)発明者 三宅 二郎 門真市大字門真1006番地 松下電器産業 株式会社内 (56)参考文献 特開 昭51−91638（ＪＰ，Ａ) 特開 昭54−57847（ＪＰ，Ａ) 特開 昭60−57435（ＪＰ，Ａ) 特開 昭55−10649（ＪＰ，Ａ) ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Ichiro Okabayashi 1006 Kadoma Kadoma, Matsushita Electric Industrial Co., Ltd. JP-A-51-91638 (JP, A) JP-A-54-57847 (JP, A) JP-A-60-57435 (JP, A) JP-A-55-10649 (JP, A)
Claims (2)
オペランドフィールドとの各々に対応して２種類の独立
なアドレスを出力するアドレス発生回路と、前記２種類
のアドレスを各々入力とする２個の独立したマイクロ命
令格納記憶装置とを備え、前記２個のマイクロ命令格納
記憶装置の各々の出力を連結してマイクロ命令出力を得
る構成とした命令解読装置。1. An address generating circuit for outputting two types of independent addresses corresponding to an operation code field and an operand field of an input instruction, and two independent addresses each having the two types of addresses as inputs. And a micro-instruction storage device, wherein an output of each of the two micro-instruction storage devices is connected to obtain a micro-instruction output.
ペコードフィールドとオペランドフィールドとのビット
位置変化に応じて独立な２種類のアドレスを発生する構
成とした特許請求の範囲第１項記載の命令解読装置。2. An instruction decoding apparatus according to claim 1, wherein said address generating circuit is configured to generate two types of independent addresses in accordance with a bit position change between an operation code field and an operand field according to an instruction code. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148909A JP2607464B2 (en) | 1985-07-05 | 1985-07-05 | Command decoding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148909A JP2607464B2 (en) | 1985-07-05 | 1985-07-05 | Command decoding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629438A JPS629438A (en) | 1987-01-17 |
| JP2607464B2 true JP2607464B2 (en) | 1997-05-07 |
Family
ID=15463370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148909A Expired - Lifetime JP2607464B2 (en) | 1985-07-05 | 1985-07-05 | Command decoding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607464B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191638A (en) * | 1975-02-10 | 1976-08-11 | ||
| JPS5457847A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Microprogram control circuit |
| JPS5510649A (en) * | 1978-07-10 | 1980-01-25 | Hitachi Ltd | Memory access system |
| JPS6057435A (en) * | 1983-09-07 | 1985-04-03 | Mitsubishi Electric Corp | Microprocessor |
-
1985
- 1985-07-05 JP JP60148909A patent/JP2607464B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629438A (en) | 1987-01-17 |
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