JP2597809B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2597809B2 JP2597809B2 JP5254357A JP25435793A JP2597809B2 JP 2597809 B2 JP2597809 B2 JP 2597809B2 JP 5254357 A JP5254357 A JP 5254357A JP 25435793 A JP25435793 A JP 25435793A JP 2597809 B2 JP2597809 B2 JP 2597809B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor pattern
- transparent
- electrode terminal
- wiring board
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、フェイスダウンボン
デイングを用いた半導体装置の製造方法に関する。
デイングを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体素子を搭載し、素子相互間を接続
する方法の一つとして、フリップチップボンディングに
代表されるフェイスダウンボンディングが知られてい
る。これは素子の電極端子を半田バンプを用いて配線基
板上の導体パターンに直接接続する方法であり、ワイヤ
ボンディング等に比べ電極端子と導体パターンとの間が
ワイヤの如き熱圧着接続ではなく、半田の溶解により接
続されるため、信頼性にすぐれ、また一つの素子と配線
基板上の導体パターンとの接続が電極端子の数に関係な
く一度でできる等の特長がある。
する方法の一つとして、フリップチップボンディングに
代表されるフェイスダウンボンディングが知られてい
る。これは素子の電極端子を半田バンプを用いて配線基
板上の導体パターンに直接接続する方法であり、ワイヤ
ボンディング等に比べ電極端子と導体パターンとの間が
ワイヤの如き熱圧着接続ではなく、半田の溶解により接
続されるため、信頼性にすぐれ、また一つの素子と配線
基板上の導体パターンとの接続が電極端子の数に関係な
く一度でできる等の特長がある。
【０００３】
【発明が解決しようとする課題】しかしながら、フェイ
スダウンボンディングではボンディング時に素子の電極
端子形成面が基板側を向くため、電極端子およびこれが
接続される導体パターン上の接続部がよく見えない。そ
こで従来では半透鏡を用いて接続部を確認しながら、素
子と導体パターンとの位置合わせを行っていた。従っ
て、位置合わせを含めたボンディング工程に長時間を要
するという問題があった。
スダウンボンディングではボンディング時に素子の電極
端子形成面が基板側を向くため、電極端子およびこれが
接続される導体パターン上の接続部がよく見えない。そ
こで従来では半透鏡を用いて接続部を確認しながら、素
子と導体パターンとの位置合わせを行っていた。従っ
て、位置合わせを含めたボンディング工程に長時間を要
するという問題があった。
【０００４】この発明の目的は、フェイスダウンボンデ
ィングに際し半導体素子と配線基板上の導体パターンと
の位置合わせが容易で、量産性にすぐれた半導体装置の
製造方法を提供することにある。
ィングに際し半導体素子と配線基板上の導体パターンと
の位置合わせが容易で、量産性にすぐれた半導体装置の
製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、配線基板上の
導体パターンに、半導体素子の電極端子をその電極端子
形成面を配線基板側に向けて接続する半導体装置の製造
方法において、透明絶縁性基体上に透明導体パターンを
被着形成して前記配線基板を構成し、前記半導体素子の
電極端子と前記透明導体パターンとの接続部を、該配線
基板を通してやや斜めの方向から光学的に確認しつつ、
これら電極端子と透明導体パターンとの位置合わせを行
うことを特徴とする。また、本発明は、配線基板上の導
体パターンに、半導体素子の電極端子をその電極端子形
成面を配線基板側に向けて接続する半導体装置の製造方
法において、透明絶縁性基体上に透明導体パターンを被
着形成して前記配線基板を構成し、前記透明導体パター
ンの半導体素子接続部に、半導体素子の電極端子を接続
するためのメタライズとして少なくとも接着層、拡散防
止層及び接合金属層を形成し、該配線基板を通して前記
半導体素子の電極端子と前記透明導体パターンとの接続
部を光学的に確認しつつ、これら電極端子と透明導体パ
ターンとの位置合わせを行うことを特徴とする。好まし
くは、配線基板は、透明絶縁性基体上に複数層の透明導
体パターンを層間に透明絶縁体層を介して積層したもの
であることを特徴とする。
導体パターンに、半導体素子の電極端子をその電極端子
形成面を配線基板側に向けて接続する半導体装置の製造
方法において、透明絶縁性基体上に透明導体パターンを
被着形成して前記配線基板を構成し、前記半導体素子の
電極端子と前記透明導体パターンとの接続部を、該配線
基板を通してやや斜めの方向から光学的に確認しつつ、
これら電極端子と透明導体パターンとの位置合わせを行
うことを特徴とする。また、本発明は、配線基板上の導
体パターンに、半導体素子の電極端子をその電極端子形
成面を配線基板側に向けて接続する半導体装置の製造方
法において、透明絶縁性基体上に透明導体パターンを被
着形成して前記配線基板を構成し、前記透明導体パター
ンの半導体素子接続部に、半導体素子の電極端子を接続
するためのメタライズとして少なくとも接着層、拡散防
止層及び接合金属層を形成し、該配線基板を通して前記
半導体素子の電極端子と前記透明導体パターンとの接続
部を光学的に確認しつつ、これら電極端子と透明導体パ
ターンとの位置合わせを行うことを特徴とする。好まし
くは、配線基板は、透明絶縁性基体上に複数層の透明導
体パターンを層間に透明絶縁体層を介して積層したもの
であることを特徴とする。
【０００６】
【作用】この発明では、半導体素子の電極端子と配線基
板上の導体パターンとの位置合わせを半透鏡等を用いる
ことなく極めて容易、確実に行うことができる。すなわ
ち、この発明では透明材料からなる絶縁性基体および導
体パターンを通して半導体素子の電極端子を光学的に観
察し、また導体パターンの厚さによる導体パターン表面
と下地（絶縁性基体や絶縁層）表面との段差により、導
体パターンの輪郭（端面）を光学的に認識できることか
ら、半導体素子の電極端子と導体パターンとの接続箇所
を確認しつつ、位置合わせを行うことが可能となる。従
ってフェイスダウンボンディング本来の特徴と相まっ
て、半導体装置を非常に量産性よく、安価に製造するこ
とができる。
板上の導体パターンとの位置合わせを半透鏡等を用いる
ことなく極めて容易、確実に行うことができる。すなわ
ち、この発明では透明材料からなる絶縁性基体および導
体パターンを通して半導体素子の電極端子を光学的に観
察し、また導体パターンの厚さによる導体パターン表面
と下地（絶縁性基体や絶縁層）表面との段差により、導
体パターンの輪郭（端面）を光学的に認識できることか
ら、半導体素子の電極端子と導体パターンとの接続箇所
を確認しつつ、位置合わせを行うことが可能となる。従
ってフェイスダウンボンディング本来の特徴と相まっ
て、半導体装置を非常に量産性よく、安価に製造するこ
とができる。
【０００７】また、半導体素子の電極端子と導体パター
ンとの接続個所を接続終了までモニタすることができる
ため、半導体素子の電極端子を導体パターンの最適な位
置に精度よく位置合わせして接続することが可能とな
り、半導体素子の接続不良をなくし、歩留りを高くする
ことができる。さらに、接続終了後の接続個所の検査が
容易であり、この点からも歩留まりの向上が図られる。
ンとの接続個所を接続終了までモニタすることができる
ため、半導体素子の電極端子を導体パターンの最適な位
置に精度よく位置合わせして接続することが可能とな
り、半導体素子の接続不良をなくし、歩留りを高くする
ことができる。さらに、接続終了後の接続個所の検査が
容易であり、この点からも歩留まりの向上が図られる。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１は、この発明の一実施例に係る半導体装
置の製造終了後の断面図である。図１において、配線基
板１はこの例では絶縁性基体２上に第１層導体パターン
３、絶縁体層４および第２層導体パターン５を順次形成
した２層の配線基板である。第１層、第２層の導体パタ
ーン３、５は、絶縁体層４に形成したスルーホールを通
して適宜接続されている。ここで、絶縁性基体２はポリ
マーガラス、プラスチック、サファイヤ等の透明セラミ
ック材料によって形成されている。また、導体パターン
３、５はＩＴＯ，ＳｎＯ2 等の透明良導体により形成さ
れている。さらに、絶縁体層４もアクリル、エポキシ、
シリコン等からなる透明絶縁材料から形成されている。
説明する。図１は、この発明の一実施例に係る半導体装
置の製造終了後の断面図である。図１において、配線基
板１はこの例では絶縁性基体２上に第１層導体パターン
３、絶縁体層４および第２層導体パターン５を順次形成
した２層の配線基板である。第１層、第２層の導体パタ
ーン３、５は、絶縁体層４に形成したスルーホールを通
して適宜接続されている。ここで、絶縁性基体２はポリ
マーガラス、プラスチック、サファイヤ等の透明セラミ
ック材料によって形成されている。また、導体パターン
３、５はＩＴＯ，ＳｎＯ2 等の透明良導体により形成さ
れている。さらに、絶縁体層４もアクリル、エポキシ、
シリコン等からなる透明絶縁材料から形成されている。
【０００９】そして、第２層導体パターン１５上に、、
半田バンプを形成した電極端子７を有するフリップチッ
プ半導体素子６、例えばＩＣチップが電極端子７の形成
面を配線基板１側に向けて、すなわちフェイスダウンボ
ンディングにより接続固定されている。この場合、半導
体素子６は電極端子７が導体パターン５の所定位置に接
続されるように、導体パターン５に対し正確に位置合わ
せする必要があるが、電極端子７と導体パターン５との
接続個所を基体２、導体パターン３、絶縁体層４および
導体パターン５を通して例えば肉眼等で光学的に確認す
ることにより、この位置合わせは容易である。
半田バンプを形成した電極端子７を有するフリップチッ
プ半導体素子６、例えばＩＣチップが電極端子７の形成
面を配線基板１側に向けて、すなわちフェイスダウンボ
ンディングにより接続固定されている。この場合、半導
体素子６は電極端子７が導体パターン５の所定位置に接
続されるように、導体パターン５に対し正確に位置合わ
せする必要があるが、電極端子７と導体パターン５との
接続個所を基体２、導体パターン３、絶縁体層４および
導体パターン５を通して例えば肉眼等で光学的に確認す
ることにより、この位置合わせは容易である。
【００１０】また、このように導体パターン３、５を透
明材料で形成した場合でも、導体パターン３、５の厚さ
（例えば２０００オングストローム程度）による下地表
面との段差により、導体パターン３、５の輪郭を例えば
肉眼やカメラで光学的に認識することができる。この場
合、導体パターン３、５の輪郭をやや斜めの方向から観
察すると、より容易に認識できる。このようにして、半
導体素子６の電極端子７と導体パターン５との接続部を
容易、確実に確認できることになる。
明材料で形成した場合でも、導体パターン３、５の厚さ
（例えば２０００オングストローム程度）による下地表
面との段差により、導体パターン３、５の輪郭を例えば
肉眼やカメラで光学的に認識することができる。この場
合、導体パターン３、５の輪郭をやや斜めの方向から観
察すると、より容易に認識できる。このようにして、半
導体素子６の電極端子７と導体パターン５との接続部を
容易、確実に確認できることになる。
【００１１】なお、第２層導体パターン５上の電極端子
７の接続部には、必要に応じて、電極端子７の接続を良
好にするためのメタライズが施される。具体的には、Ｃ
ｒ，Ｔｉ，Ｗ等からなる接着層、Ｐｄ，Ｎｉ等からなる
拡散防止層、熱圧着のためのＣｕ，Ａｕ，Ａｌ等の層、
耐ハンダ性の良好なＮｉ，Ｃｕ等の層およびＡｕ等の酸
化防止層を適宜形成する。
７の接続部には、必要に応じて、電極端子７の接続を良
好にするためのメタライズが施される。具体的には、Ｃ
ｒ，Ｔｉ，Ｗ等からなる接着層、Ｐｄ，Ｎｉ等からなる
拡散防止層、熱圧着のためのＣｕ，Ａｕ，Ａｌ等の層、
耐ハンダ性の良好なＮｉ，Ｃｕ等の層およびＡｕ等の酸
化防止層を適宜形成する。
【００１２】このようにすると、接続部にメタライズし
た材料が不透明であるため、導体パターン５上の電極端
子７の接続部をより容易に確認できる。また、図１には
示していないが、配線基板１上に必要に応じ保護層がモ
ールドされる。第２層導体パターン５上の半導体素子６
の接続部以外の表面を予めアクリル、エポキシ等からな
る透明絶縁材料で被覆することも可能である。
た材料が不透明であるため、導体パターン５上の電極端
子７の接続部をより容易に確認できる。また、図１には
示していないが、配線基板１上に必要に応じ保護層がモ
ールドされる。第２層導体パターン５上の半導体素子６
の接続部以外の表面を予めアクリル、エポキシ等からな
る透明絶縁材料で被覆することも可能である。
【００１３】次に、配線基板１の製造工程の一例を図
２、図３を参照して説明する。まず、図２（ａ）に示す
ように透明絶縁性基体２、例えばガラス基板上に、ポジ
型フオトレジスト１１を塗布し乾燥させた後、第１層透
明導体パターン３と反転関係にある不透明パターン１２
を選択的に形成したガラスマスク１３を用いて露光を行
い、次いで図２（ｂ）のように現像する。次に、図２
（ｃ）に示すように、透明導体膜１４、例えばＩＴＯ膜
を低温スパッタにより１μ程度着膜し、その後、図２
（ｄ）に示すようにフォトレジスト１１上の透明導体を
リフトオフにより除去して、第１層の透明導体パターン
３を形成する。配線基板が単層のものの場合は、これで
基板製造工程は終了し、以後は半導体素子のボンディン
グ工程へと進むことになる。
２、図３を参照して説明する。まず、図２（ａ）に示す
ように透明絶縁性基体２、例えばガラス基板上に、ポジ
型フオトレジスト１１を塗布し乾燥させた後、第１層透
明導体パターン３と反転関係にある不透明パターン１２
を選択的に形成したガラスマスク１３を用いて露光を行
い、次いで図２（ｂ）のように現像する。次に、図２
（ｃ）に示すように、透明導体膜１４、例えばＩＴＯ膜
を低温スパッタにより１μ程度着膜し、その後、図２
（ｄ）に示すようにフォトレジスト１１上の透明導体を
リフトオフにより除去して、第１層の透明導体パターン
３を形成する。配線基板が単層のものの場合は、これで
基板製造工程は終了し、以後は半導体素子のボンディン
グ工程へと進むことになる。
【００１４】次に、図３（ｅ）に示すように透明絶縁体
層１５、例えば紫外線硬化型樹脂（アクリル、エポキシ
等）をスクリーン印刷、スピンコート等により塗布し、
スルーホールに対応する不透明パターン１６を選択的に
形成したガラスマスク１７を介して紫外線により露光、
現像する。これにより図３（ｆ）に示すように、所定位
置にスルーホール１８を有する透明絶縁体層４が形成さ
れる。
層１５、例えば紫外線硬化型樹脂（アクリル、エポキシ
等）をスクリーン印刷、スピンコート等により塗布し、
スルーホールに対応する不透明パターン１６を選択的に
形成したガラスマスク１７を介して紫外線により露光、
現像する。これにより図３（ｆ）に示すように、所定位
置にスルーホール１８を有する透明絶縁体層４が形成さ
れる。
【００１５】そして、次に図３（ｇ）に示すように再び
ポジ型フォトレジスト１９を塗布し乾燥させ、第２層の
透明導体パターン５と反転関係にある不透明パターン２
０を選択的に形成したガラスマスク２１を用いて露光し
た後、図２（ｂ）〜（ｄ）と同様の工程を経て、図３
（ｈ）に示すように第２層の透明導体パターン５を形成
する。こうして図１中に示した２層の配線基板１が得ら
れる。
ポジ型フォトレジスト１９を塗布し乾燥させ、第２層の
透明導体パターン５と反転関係にある不透明パターン２
０を選択的に形成したガラスマスク２１を用いて露光し
た後、図２（ｂ）〜（ｄ）と同様の工程を経て、図３
（ｈ）に示すように第２層の透明導体パターン５を形成
する。こうして図１中に示した２層の配線基板１が得ら
れる。
【００１６】最後に、図３（ｈ）の配線基板に対して、
図１に示したように半導体素子６を電極端子７の形成面
を配線基板１側に向けて設け、電極端子７と導体パター
ン５との接続部を光学的に確認しつつ、両者の位置合わ
せを行い、接続固定することにより、図１に示した半導
体装置が完成する。
図１に示したように半導体素子６を電極端子７の形成面
を配線基板１側に向けて設け、電極端子７と導体パター
ン５との接続部を光学的に確認しつつ、両者の位置合わ
せを行い、接続固定することにより、図１に示した半導
体装置が完成する。
【００１７】なお、図２（ａ）〜（ｄ）の工程ではリフ
トオフを用いたが、まず透明導体層を形成し、その後フ
ォトレジストを形成し、露光、現像後、エッチングを行
って透明導体パターン３を形成し、フォトレジストを除
去してもよい。また、上記実施例では配線基板として２
層のものを示したが、単層、あるいは３層以上の場合で
もこの発明は有効である。
トオフを用いたが、まず透明導体層を形成し、その後フ
ォトレジストを形成し、露光、現像後、エッチングを行
って透明導体パターン３を形成し、フォトレジストを除
去してもよい。また、上記実施例では配線基板として２
層のものを示したが、単層、あるいは３層以上の場合で
もこの発明は有効である。
【００１８】
【発明の効果】以上説明したように、本発明によれば透
明材料からなる絶縁性基体および導体パターンを通して
半導体素子の電極端子と導体パターンとの接続部を光学
的に観察しつつ両者の位置合わせを行うことにより、位
置合わせを容易、確実に行うことができ、量産性の向上
と製造コストの低減が可能となる。
明材料からなる絶縁性基体および導体パターンを通して
半導体素子の電極端子と導体パターンとの接続部を光学
的に観察しつつ両者の位置合わせを行うことにより、位
置合わせを容易、確実に行うことができ、量産性の向上
と製造コストの低減が可能となる。
【００１９】また、半導体素子の電極端子と導体パター
ンとの接続個所を接続終了までモニタすることができる
ため、半導体素子の電極端子と導体パターンとの位置合
わせを精度よく行って、確実に両者を接続することが可
能となり、半導体素子の接続不良をなくすことができる
とともに、接続終了後の接続個所の検査も容易であるた
め、歩留まりが向上するという利点がある。
ンとの接続個所を接続終了までモニタすることができる
ため、半導体素子の電極端子と導体パターンとの位置合
わせを精度よく行って、確実に両者を接続することが可
能となり、半導体素子の接続不良をなくすことができる
とともに、接続終了後の接続個所の検査も容易であるた
め、歩留まりが向上するという利点がある。
【図１】この発明の一実施例に係る半導体装置の製造方
法を説明するための断面図
法を説明するための断面図
【図２】同実施例における配線基板の製造工程の一部を
示す図
示す図
【図３】同実施例における配線基板の製造工程の他の一
部を示す図
部を示す図
１…配線基板 ２…透明絶縁性基体 ３，５…透明導体パターン ４…透明絶縁体層 ６…半導体素子 ７…電極端子
Claims (3)
- 【請求項１】配線基板上の導体パターンに、半導体素子
の電極端子をその電極端子形成面を配線基板側に向けて
接続する半導体装置の製造方法において、 透明絶縁性基体上に透明導体パターンを被着形成して前
記配線基板を構成し、前記半導体素子の電極端子と前記
透明導体パターンとの接続部を、該配線基板を通してや
や斜めの方向から光学的に確認しつつ、これら電極端子
と透明導体パターンとの位置合わせを行うことを特徴と
する半導体装置の製造方法。 - 【請求項２】配線基板上の導体パターンに、半導体素子
の電極端子をその電極端子形成面を配線基板側に向けて
接続する半導体装置の製造方法において、 透明絶縁性基体上に透明導体パターンを被着形成して前
記配線基板を構成し、前記透明導体パターンの半導体素
子接続部に、半導体素子の電極端子を接続するためのメ
タライズとして少なくとも接着層、拡散防止層及び接合
金属層を形成し、該配線基板を通して前記半導体素子の
電極端子と前記透明導体パターンとの接続部を光学的に
確認しつつ、これら電極端子と透明導体パターンとの位
置合わせを行うことを特徴とする半導体装置の製造方
法。 - 【請求項３】配線基板は、透明絶縁性基体上に複数層の
透明導体パターンを層間に透明絶縁体層を介して積層し
たものであることを特徴とする請求項２に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5254357A JP2597809B2 (ja) | 1993-10-12 | 1993-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5254357A JP2597809B2 (ja) | 1993-10-12 | 1993-10-12 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119329A Division JPS6010735A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283570A JPH06283570A (ja) | 1994-10-07 |
| JP2597809B2 true JP2597809B2 (ja) | 1997-04-09 |
Family
ID=17263872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5254357A Expired - Lifetime JP2597809B2 (ja) | 1993-10-12 | 1993-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597809B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367809B1 (ko) * | 2000-06-22 | 2003-01-10 | 아이-밍 첸 | 기판에 반도체 칩을 실장하는 방법 및 기판에 실장하기적합한 반도체장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5276051A (en) * | 1975-12-22 | 1977-06-25 | Seiko Epson Corp | Liquid crystal indicating device |
| JPS53104198A (en) * | 1977-02-23 | 1978-09-11 | Takagi Kogyo Kk | Liquid crystal panel |
| JPS5815959B2 (ja) * | 1979-12-25 | 1983-03-28 | アルプス電気株式会社 | 透明積層配線基板の製造方法 |
-
1993
- 1993-10-12 JP JP5254357A patent/JP2597809B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06283570A (ja) | 1994-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6552426B2 (en) | Semiconductor device and method of manufacturing same | |
| KR940008327B1 (ko) | 반도체 패키지 및 그 실장방법 | |
| US4784972A (en) | Method of joining beam leads with projections to device electrodes | |
| US7640655B2 (en) | Electronic component embedded board and its manufacturing method | |
| KR100290193B1 (ko) | 반도체장치및그제조방법 | |
| JP4476381B2 (ja) | 半導体チップパッケージ及びその製造方法 | |
| JPH0897217A (ja) | 半導体装置及びその製造方法 | |
| KR20030084707A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2002184904A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2001156203A (ja) | 半導体チップ実装用プリント配線板 | |
| JPH1092865A (ja) | 半導体装置およびその製造方法 | |
| JP2830351B2 (ja) | 半導体装置の接続方法 | |
| JPH11204560A (ja) | 半導体装置及びその製造方法 | |
| JP2597809B2 (ja) | 半導体装置の製造方法 | |
| WO1994024699A1 (en) | Semiconductor device | |
| US6784528B2 (en) | Semiconductor device with plating wiring connecting IC electrode pad to terminal | |
| US20090162975A1 (en) | Method of forming a wafer level package | |
| JP2812326B2 (ja) | チップ型半導体装置の製造方法 | |
| JPH0469428B2 (ja) | ||
| JP3505328B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001135662A (ja) | 半導体素子および半導体装置の製造方法 | |
| JPH0363813B2 (ja) | ||
| JPH11204677A (ja) | 半導体装置およびその製造方法 | |
| KR100596764B1 (ko) | 웨이퍼 레벨 패키지 및 그의 제조방법 | |
| KR0186208B1 (ko) | 실장공정에 있어서의 범프구조 및 이의 제조방법 |