JP2590069B2 - Time division switch - Google Patents
Time division switchInfo
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- JP2590069B2 JP2590069B2 JP61171647A JP17164786A JP2590069B2 JP 2590069 B2 JP2590069 B2 JP 2590069B2 JP 61171647 A JP61171647 A JP 61171647A JP 17164786 A JP17164786 A JP 17164786A JP 2590069 B2 JP2590069 B2 JP 2590069B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割スイツチの改良に係り、特に時分割
多重された同一ハイウエイ上あるいは異なるハイウエイ
上のタイムスロツトを任意に入れ換える時分割スイツチ
において、空いている出力チヤネルに対応した通話路メ
モリの読み出し動作を制御するための制御方式に関する
ものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a time-division switch, and more particularly to a time-division switch for arbitrarily replacing time slots on the same highway or different highways time-division multiplexed. The present invention relates to a control method for controlling a read operation of a communication path memory corresponding to a vacant output channel.
時分割スイツチにおける通話路メモリの動作方式は様
々であるが、データの書き込みと読み出しを交互に毎サ
イクル行なう方式が広く採用されている。この方式を採
用した時分割スイツチの例として、文献「ア 256 チ
ヤンネル デイジタル スイツチ モジユール アイ・
シ」（Ａ 256 Channel Digital Switch Module I
C）（ISSCC'82.THPM 16.3）がある。Although the operation method of the communication path memory in the time division switch is various, a method of alternately writing and reading data every cycle is widely adopted. As an example of a time-division switch that adopts this method, refer to the document “A 256 Channel Digital Switch Module I.
A "(A 256 Channel Digital Switch Module I
C) (ISSCC'82.THPM 16.3).
上記文献に記載された時分割スイツチは、入力ハイウ
エイのデータをスピーチ・メモリに書き込む時には、カ
ウンタ出力を書き込みアドレスとして選択し、またスピ
ーチ・メモリからデータを読み出して、出力ハイウエイ
に送出する時には、チヤネルの入れ換えを指定するコン
トロール・メモリの出力を読み出しアドレスとして選択
して、１サイクルで書き込みと読み出しを交互に、毎サ
イクル行なつている。さらに、コントロール・メモリに
１ビツト付加して、出力チヤネルの空塞を管理し、出力
チヤネルが入力チャネル信号の出力スロットとして割当
て済み、すなわち空塞管理ビットが塞の場合にのみスピ
ーチ・メモリのデータを出力ハイウエイに出力し、出力
チヤネルが入力チャネル信号の出力スロットとして未だ
割当てられていない状態、すなわち空塞管理ビットが空
き状態の場合には、この出力チャネルに出力すべき入力
チャネル信号がスピーチ・メモリ中にないため、上記入
力チャネル信号に代えて、、コントロール・メモリに空
塞管理ビットと対をなして記憶してある空きチャネル用
のビットパターンを、出力ハイウエイに出力している。
このとき、空チヤネルに対応するアドレスのコントロー
ル・メモリには、空塞管理ビツトを除いて、すべて“0"
を書き込んでいる。すなわち、コントロール・メモリの
空塞管理ビツトの内容により、出力ハイウエイヘは、ス
ピーチ・パス・メモリの出力、または、コントロール・
メモリの出力のどちらか一方を選択して出力している。The time-division switch described in the above document selects a counter output as a write address when writing input highway data to a speech memory, and reads a data from the speech memory and sends it to an output highway. The output of the control memory designating the replacement of data is selected as a read address, and writing and reading are alternately performed in each cycle in one cycle. Further, one bit is added to the control memory to manage the occupancy of the output channel, and the output channel is already assigned as the output slot of the input channel signal, that is, the data of the speech memory is only when the occupancy management bit is occupied. Is output to the output highway, and when the output channel is not yet allocated as an output slot of the input channel signal, that is, when the occupancy management bit is empty, the input channel signal to be output to this output channel is Since it is not in the memory, a bit pattern for a vacant channel stored in the control memory as a pair with the vacancy management bit is output to the output highway instead of the input channel signal.
At this time, the control memory at the address corresponding to the empty channel is all "0" except for the empty / busy management bit.
Is written. In other words, depending on the content of the occupancy management bit in the control memory, the output highway is output from the speech path memory or the control memory.
One of the memory outputs is selected and output.
このため、出力ハイウエイが空で、出力ハイウエイに
コントロール・メモリの情報を出力する時には、スピー
チ・メモリのデータを読み出す必要がなく、この読み出
しを毎サイクル行なつている前記文献例では、余分な電
力を消費していることになる。また、このような時分割
スイツチを出力ハイウエイに複数個並列接続して、大容
量のスイツチを構成する場合、消費電力は時分割スイツ
チの個数分だけ増加し、低電力化を目指す交換機におい
て、大容量化のさまたげとなる。For this reason, when the output highway is empty and the information of the control memory is output to the output highway, it is not necessary to read out the data of the speech memory. Will be consumed. When a large-capacity switch is constructed by connecting a plurality of such time-division switches to the output highway in parallel, the power consumption increases by the number of time-division switches. This is a hindrance to capacity.
本発明の目的は、このような従来の欠点を改善し、複
数個の時分割スイツチを出力ハイウエイに並列接続して
大容量化した場合に、簡単なハードウエアと簡単な制御
により、時分割スイツチの通話路メモリの動作率を低下
させ、低電力化できる時分割スイツチを提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to improve the conventional disadvantages described above, and when a plurality of time-division switches are connected in parallel to an output highway to increase the capacity, the time-division switches are realized by simple hardware and simple control. It is an object of the present invention to provide a time-division switch capable of lowering the operation rate of the communication path memory and reducing the power consumption.
上記目的を達成するために、本発明では、 それぞれ時分割多重された複数チャネルからなるフレ
ームを伝送する少なくとも１つの入出力ハイウエイと、
上記入力ハイウエイから各フレーム期間に入力される複
数チャネル分のディジタル情報を一時的に記憶するため
の第１の記憶手段と、上記出力ハイウエイにおける各チ
ャネル位置に対応して、上記第１の記憶手段から読み出
すべきディジタル情報のアドレスを記憶するチャネルの
入替えのための第２の記憶手段と、外部クロックに応答
して所定の繰返し周期でカウント動作する入出力チャネ
ル指定用のカウンタと、各書き込みサイクルにおいて、
上記入力ハイウエイからの入力フレームを順次に選択
し、上記カウンタの出力値を書き込みアドレスとして、
上記入力フレームの１チャネル分の入力ディジタル情報
を上記第１の記憶手段に書き込むための書き込み手段
と、上記書き込みサイクルと交互に割当てられた各読み
出しサイクルにおいて、上記カウンタの出力値に基づい
て上記第２の記憶手段をアクセスし、該第２の記憶手段
から読み出されたアドレスを読み出しアドレスとして、
上記第１の記憶手段から１チャネル分のディジタル情報
を読み出し、上記出力ハイウエイの所定のチャネルに順
次に出力するための読み出し手段とを備えた時分割スイ
ッチにおいて、 上記第１の記憶手段と上記出力ハイウエイとの間にゲ
ート手段を有し、上記第２の記憶手段に、上記第１の記
憶手段の読み出しアドレスと共に、出力ハイウエイの各
チャネル位置と対応して当該出力チャネルへの入力ディ
ジタル情報の出力要否を示すチャネル空塞ビット情報を
記憶しておき、上記各読み出しサイクルにおいて、上記
カウンタの出力値に基づいて上記第２の記憶手段から読
み出された上記チャネル空塞ビット情報に従って、上記
第１の記憶手段のチップ選択と上記ゲート手段の開閉を
制御することにより、 上記チャネル空塞ビット情報が塞状態を示すタイムス
ロットでは、上記ゲート手段を開状態にして、上記第１
の記憶手段から読み出されたディジタル情報を上記ゲー
ト手段を通過して該当する出力ハイウエイに送出し、上
記チャネル空塞情報が空状態を示すタイムスロットで
は、上記第１の記憶手段を非選択状態としてディジタル
情報の読み出しを抑制すると共に、上記ゲート手段を閉
状態として上記出力ハイウエイに固定のディジタル値を
出力することを特徴とする。To achieve the above object, according to the present invention, there is provided at least one input / output highway for transmitting a frame composed of a plurality of channels each time-division multiplexed,
First storage means for temporarily storing digital information for a plurality of channels input from the input highway during each frame period; and first storage means corresponding to each channel position in the output highway. Second storage means for replacing a channel for storing an address of digital information to be read from the memory, a counter for designating an input / output channel which counts at a predetermined repetition cycle in response to an external clock, ,
The input frames from the input highway are sequentially selected, and the output value of the counter is used as a write address,
Writing means for writing input digital information for one channel of the input frame into the first storage means; and in each read cycle alternately assigned to the write cycle, the read cycle based on the output value of the counter. 2 is accessed, and an address read from the second storage is used as a read address.
A time-division switch comprising: reading means for reading digital information of one channel from the first storage means and sequentially outputting the digital information to a predetermined channel of the output highway; A gate means provided between the output highway and the highway, and the second storage means outputs the read address of the first storage means and outputs the input digital information to the output channel corresponding to each channel position of the output highway. Channel read / write bit information indicating the necessity is stored, and in each of the read cycles, the channel read / write bit information read from the second storage unit based on the output value of the counter is used. 1 by controlling the chip selection of the storage means and the opening / closing of the gate means. At the time slot noted, by the gate means in the open state, the first
The digital information read from the storage means is transmitted to the corresponding output highway through the gate means, and in the time slot in which the channel occupancy information indicates an empty state, the first storage means is set to the non-selected state. Reading of digital information is suppressed, and the gate means is closed to output a fixed digital value to the output highway.
第１図は、本発明の実施例を示す時分割スイツチの構
成図である。FIG. 1 is a configuration diagram of a time-division switch showing an embodiment of the present invention.
第１図において、100〜107は入力ハイウエイ、110〜1
17は出力ハイウエイ、120はスピーチ・パス・メモリ、1
21はコントロール・メモリ、122〜124はセレクタ、125
はカウンタ、130〜137は可変遅延シフト・レジスタ、14
0〜147はシフト・レジスタ、150〜157はアンド・ゲート
である。In FIG. 1, 100 to 107 are input highways, 110 to 1
17 is the output highway, 120 is the speech path memory, 1
21 is control memory, 122 to 124 are selectors, 125
Is a counter, 130 to 137 are variable delay shift registers, 14
0 to 147 are shift registers, and 150 to 157 are AND gates.
各ハイウエイのビツトレートは、8.192 Mb/sであ
り、８ビツトからなるチヤネルがハイウエイ当り128チ
ヤネル多重されている。この128チヤネルのビツト列を
１フレームと呼び、１フレームの間隔は125μｓであ
る。The bit rate of each highway is 8.192 Mb / s, and channels composed of 8 bits are multiplexed with 128 channels per highway. This 128-channel bit sequence is called one frame, and the interval between one frame is 125 μs.
入力ハイウエイ100〜107から１フレームの直列信号が
入力されると、可変遅延シフト・レジスタ130〜137でチ
ヤネル毎に直並列変換されて、セレクタ122に出力され
る。When a serial signal of one frame is input from the input highways 100 to 107, the serial signal is converted into serial / parallel for each channel by the variable delay shift registers 130 to 137 and output to the selector 122.
セレクタ122は、８個の可変遅延シフト・レジスタ130
〜137の中から順次１つずつ選択して、スピーチ・パス
・メモリ120に供給する。The selector 122 includes eight variable delay shift registers 130
137 are sequentially selected one by one and supplied to the speech path memory 120.
スピーチ・パス・メモリ120は、８個の入力ハイウエ
イ100〜107の１フレーム分のチヤネル信号、すなわち10
24チヤネルを記憶する容量を持ち、書き込みサイクルで
は、カウンタ125のカウント値をアドレスとして各チャ
ネル信号の書き込みを行い、読み出しサイクルでは、上
記カウント値に基づいてコントロール・メモリ121をア
クセスし、コントロール・メモリ121に記憶しておいた
アドレスを読み出しアドレスとして、スピーチ・パス・
メモリ120からチャネル信号を読み出す。上記カウンタ
のカウント値を各入させ、呼設定時に、コントロール・
メモリ121上記カウント値と対応した記憶位置に上記ス
ピーチ・パス・メモリ120の読み出しアドレスを設定す
ることによって、出力ハイウエイの各チャネル（タイム
スロット）に任意の入力チャネル信号を出力できる。す
なわち、スピーチ・パス・メモリ120の読み出しアドレ
スをコントロール・メモリ121で制御することにより、
チヤネルの入れ換えを可能とする。The speech path memory 120 stores channel signals for one frame of eight input highways 100 to 107, that is, 10 channels.
In the write cycle, each channel signal is written using the count value of the counter 125 as an address.In the read cycle, the control memory 121 is accessed based on the count value, and the control memory is accessed. Using the address stored in 121 as the read address,
The channel signal is read from the memory 120. Enter the count values of the above counters, and set
By setting the read address of the speech path memory 120 at a storage location corresponding to the count value of the memory 121, an arbitrary input channel signal can be output to each channel (time slot) of the output highway. That is, by controlling the read address of the speech path memory 120 by the control memory 121,
Enables replacement of channels.
コントロール・メモリ121は、チヤネルの入れ換え情
報として、スピーチ・メモリ120の読み出しアドレスの
他に、出力ハイウエイ上の該当チャネルに入力チャネル
信号（ディジタル信号）を出力すべきか否かを示す空塞
管理ビットが記憶されている。上記空塞管理ビットが塞
状態（“1"）に設定された出力チャネルでは、スピーチ
・パス・メモリ120から入力チャネル信号を読み出し、
これを出力することによってチャネルの交換を行う。空
塞管理ビットが空状態（“0"）に設定された出力チャネ
ルは空きチャネルであり、ここに出力すべき入力チャネ
ル信号がスピーチ・パス・メモリ120に存在していな
い。The control memory 121 includes, as channel exchange information, an empty / busy management bit indicating whether to output an input channel signal (digital signal) to a corresponding channel on the output highway, in addition to the read address of the speech memory 120. It is remembered. In the output channel in which the empty / busy management bit is set to the closed state (“1”), the input channel signal is read from the speech path memory 120,
By outputting this, the channels are exchanged. The output channel whose empty / busy management bit is set to the empty state (“0”) is an empty channel, and the input channel signal to be output here does not exist in the speech path memory 120.
セレクタ123は、スピーチ・パス・メモリ120に入力ハ
イウエイ100〜107のデイジタル情報を書き込む時に、カ
ウンタ125の出力を選択して、これを書き込むアドレス
とし、また、データを読み出して出力ハイウエイ110〜1
17に送出する時には、コントロール・メモリ121の出力
を選択して、これを読み出しアドレスとする。The selector 123 selects the output of the counter 125 when writing the digital information of the input highways 100 to 107 to the speech path memory 120 and sets it as an address to be written, and also reads out the data and outputs the data to the output highways 110 to 1.
When sending the data to 17, the output of the control memory 121 is selected and used as a read address.
カウンタ125は、8.192MHzのクロツクφ１でカウント
アツプされ、8KHzのフレーム信号126でリセツトされる
ため、１フレームの時間間隔125μｓの間で０から1023
まで変化する。Counter 125 is counted up-in clock phi 1 of 8.192 MHz, to be reset by the frame signal 126 of 8 KHz, from 0 during the time interval 125μs of frame 1023
To change.
セレクタ124は、スピーチ・パス・メモリ120に、入力
ハイウエイのデイジタル情報を書き込む時に、“H"レベ
ル固定信号127を選択し、データを読み出す時には、コ
ントロール・メモリ121の空塞管理ビツト128を選択し
て、これをスピーチ・パス・メモリ120の選択制御信号C
Sとする。The selector 124 selects the “H” level fixed signal 127 when writing the digital information of the input highway into the speech path memory 120, and selects the idle / busy management bit 128 of the control memory 121 when reading the data. To the selection control signal C of the speech path memory 120.
S.
また、スピーチ・パス・メモリの書き込み制御信号WE
として、クロツクφ１を入力する。In addition, the write control signal WE of the speech path memory
As, to enter the clock φ 1.
アンド・ゲート150〜157は、コントロール・メモリ12
1の空塞管理ビツト128と、スピーチ・パス・メモリ120
の出力のアンドを取ることにより、空の出力チヤネルの
全ビツトを“L"レベルにする。上記アンド・ゲート150
〜157から出力されたチャネル信号および“L"レベル信
号は、入力側のセレクタ122と逆の動作を行う分配器
（図示せず）によって、各出力ハイウエイに設けられた
シフト・レジスタ140〜147に次々と分配される。AND gates 150 to 157 are used for control memory 12
One airspace management bit 128 and a speech path memory 120
By taking the AND of the output, all the bits of the empty output channel are set to the "L" level. Above gate 150
The channel signal and the "L" level signal output from .about.157 are supplied to shift registers 140 to 147 provided at each output highway by a distributor (not shown) which performs the reverse operation of the selector 122 on the input side. It is distributed one after another.
シフト・レジスタ140〜147は、スピーチ・パス・メモ
リ120の出力の並列データを並直列変換し、さらに、出
力ハイウエイ間の出力位相調整を行なつて、出力ハイウ
エイ110〜117に直列データを供給する。各シフト・レジ
スタ140〜147のシフト段数の差は、各出力ハイウエイ11
0〜117でフレームの開始位置を合わせるためである。The shift registers 140 to 147 convert the parallel data of the output of the speech path memory 120 from parallel to serial, further adjust the output phase between the output highways, and supply the serial data to the output highways 110 to 117. . The difference between the number of shift stages of each shift register 140 to 147 is determined by the output highway 11
This is for adjusting the start position of the frame from 0 to 117.
第２図は、第１図の動作タイムチヤートであり、第３
図は、第１図のコントロール・メモリ121におけるワー
ド構成を示す図である。FIG. 2 is an operation time chart of FIG.
The figure shows a word configuration in the control memory 121 of FIG.
第１図において、カウンタ125の値が０のとき、入力
ハイウエイ100の第０チヤネルが、スピーチ・パス・メ
モリ120に書き込まれ、さらに、スピーチ・パス・メモ
リ120の出力が、出力ハイウエイ110に対応するシフト・
レジスタ140に転送される。同様にして、カウンタ125の
値が１のときは、入力ハイウエイ101、出力ハイウエイ1
11の第０チヤネルに対応し、カウンタ125の値が８のと
きは、入力ハイウエイ100、出力ハイウエイ110の第１チ
ヤネルに対応し、カウントアツプすることにより、順
次、第２チヤネル，第３チヤネル……と進み、カウンタ
125の値が1023の時は、入力ハイウエイ107、出力ハイウ
エイ117の第127チヤネルに対応する。In FIG. 1, when the value of the counter 125 is 0, the 0th channel of the input highway 100 is written to the speech path memory 120, and the output of the speech path memory 120 corresponds to the output highway 110. Shift
Transferred to register 140. Similarly, when the value of the counter 125 is 1, the input highway 101 and the output highway 1
When the value of the counter 125 is 8, it corresponds to the first channel of the input highway 100 and the output highway 110, and by counting up, the second channel, the third channel,... ... and proceed to the counter
When the value of 125 is 1023, it corresponds to the 127th channel of the input highway 107 and the output highway 117.
スピーチ・パス・メモリ120は、第２図に示すよう
に、8MHzの２相クロツクφ１及びφ２に同期して動作す
る。クロツクφ１の立上りからクロツクφ２の立上りま
での間に、入力データの書き込みを、クロツクφ２の立
上りからクロツクφ１の立上りまでの間に、データの読
み出しをそれぞれ交互に行なう。このときの書き込みア
ドレスとしてカウンタ125の出力が、読み出しアドレス
としてコントロール・メモリ121の出力が、セレクタ123
により選択される。Speech path memory 120, as shown in Figure 2, operates in synchronization with the two-phase clock phi 1 and phi 2 of 8 MHz. During the rise of the clock phi 1 to the rising of the clock phi 2, the writing of the input data, during the period from the rise of clock phi 2 to the rising of the clock phi 1, data is read alternately respectively. At this time, the output of the counter 125 is used as the write address and the output of the control memory 121 is used as the read address.
Is selected by
コントロール・メモリ121のワード構成は、第３図に
示すように、b0〜b9からなる10ビツトのスピーチ・パス
・メモリアドレスと、b10の１ビツトからなる空塞管理
ビツト及びb11の１ビツトからなるパリテイビツトを有
する。Word structure of the control memory 121, as shown in FIG. 3, b 0 10 and a speech path memory address bits consisting ~b 9, the empty busy management bits and b 11 consisting of one bit of b 10 It has a parity bit consisting of one bit.
また、スピーチ・パス・メモリ120の選択信号CSとし
て、セレクタ124により、書き込み時には“H"固定信号
が、読み出し時にはコントロール・メモリ121の空塞管
理ビツト128が選択される。これにより、スピーチ・パ
ス・メモリ120へのデータの書き込みは、クロツクφ１
が“H"レベルの間に毎サイクル行なわれる。Further, as the selection signal CS of the speech path memory 120, an "H" fixed signal is selected by the selector 124 at the time of writing, and the empty / busy management bit 128 of the control memory 121 is selected at the time of reading. As a result, writing of data to the speech path memory 120 is performed by the clock φ 1.
Is performed every cycle during the “H” level.
これに対して、スピーチ・パス・メモリ120からデー
タを読み出す時には、コントロール・メモリ121の空塞
管理ビツト128により、選択制御信号CSのレベルが決定
される。すなわち、空塞管理ビツト128が“1"のとき、
それに対応する出力チヤネルが塞であると仮定すれば、
スピーチ・パス・メモリ120が選択されて、データの読
み出しを行ない、逆に、空塞管理ビツトが“0"のとき
は、対応する出力チヤネルが空指定となり、スピーチ・
パス・メモリ120が選択されず、データの読み出しを行
なわない。この時、空指定の出力チヤネルには、アンド
・ゲート150〜157により、全ビツト“L"レベルを出力す
る。On the other hand, when reading data from the speech path memory 120, the level of the selection control signal CS is determined by the idle / busy management bit 128 of the control memory 121. That is, when the empty / occupied management bit 128 is “1”,
Assuming the corresponding output channel is closed,
When the speech path memory 120 is selected and data is read out, conversely, when the empty / busy management bit is “0”, the corresponding output channel is designated as empty, and the speech
The path memory 120 is not selected, and data is not read. At this time, all bits "L" level are output to the output channel designated as empty by AND gates 150-157.
このように、本発明においては、コントロール・メモ
リの空塞管理ビツトを、スピーチ・パス・メモリの読み
出し時における選択制御信号として利用することによ
り、空塞管理ビツトが塞表示の場合のみ、スピーチ・パ
ス・メモリの読み出しを行なうので、出力ハイウエイに
複数個の時分割スイツチを並列接続して大容量化した場
合、時分割スイツチ１個当りの出力チヤネルの使用率の
低下により、スピーチ・パス・メモリの読み出し動作率
が低下するので、消費電力の低減が可能となる。As described above, in the present invention, the occupancy management bit of the control memory is used as a selection control signal at the time of reading the speech path memory, so that only when the occupancy management bit is in the obstruction display, the speech Since the reading of the path memory is performed, if the capacity is increased by connecting a plurality of time division switches in parallel to the output highway, the use rate of the output channels per time division switch decreases, and the speech path memory is reduced. , The read operation rate decreases, so that power consumption can be reduced.
以上説明したように、本発明によれば、時分割スイツ
チの出力チヤネルの空塞管理ビツトによって、読み出し
サイクルにおけるスピーチ・パス・メモリのチップ選択
を行うと共に、空き状態の出力チャネルに対しては、出
力側に設けたゲート回路から全ビット“L"レベルの空き
チャネル信号を得るようにしている。従って、本発明に
よれば、従来方式のように、コントロール・メモリに予
め空きチャネル用のチャネル信号を記憶しておく必要な
く、また、空きチャネルへの信号読み出し時に、スピー
チ・パス・メモリを非可動状態にすることができるた
め、複数個の時分割スイッチを並列接続して大容量化し
たとき、消費電力を低減することができる。As described above, according to the present invention, the chip selection of the speech path memory in the read cycle is performed by the empty / busy management bit of the output channel of the time division switch, and the output channel of the empty state is selected. An empty channel signal of all bits “L” level is obtained from a gate circuit provided on the output side. Therefore, according to the present invention, unlike the conventional method, it is not necessary to previously store a channel signal for an empty channel in the control memory, and when reading out a signal to an empty channel, the speech path memory is not stored. Since the movable state can be set, the power consumption can be reduced when a plurality of time division switches are connected in parallel to increase the capacity.
第１図は本発明の一実施例を示す時分割スイツチの構成
図、第２図は第１図における動作タイミング・チヤー
ト、第３図はコントロール・メモリのワード構成を示す
図である。 100〜107……入力ハイウエイ、110〜117……出力ハイウ
エイ、120……スピーチ・パス・メモリ、121……コント
ロール・メモリ、122〜124……セレクタ、125……カウ
ンタ、130〜137……可変遅延シフト・レジスタ、140〜1
47……シフト・レジスタ、150〜157……アンド・ゲー
ト。FIG. 1 is a block diagram of a time-division switch showing one embodiment of the present invention, FIG. 2 is an operation timing chart in FIG. 1, and FIG. 3 is a diagram showing a word configuration of a control memory. 100-107 Input highway 110-117 Output highway 120 Speech path memory 121 Control memory 122-124 Selector 125 125 Counter 130-137 Variable Delay shift register, 140-1
47: Shift register, 150 to 157: AND gate.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渋川 勝 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭59−156097（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Masaru Shibukawa 1-280 Higashi-Koigabo, Kokubunji-shi Central Research Laboratory, Hitachi, Ltd. (56) References JP-A-59-156097 (JP, A)
Claims (1)
らなるフレームを伝送する少なくとも１つの入出力ハイ
ウエイ（100〜107、110〜117）と、 上記入力ハイウエイから各フレーム期間に入力される複
数チャネル分のディジタル情報を一時的に記憶するため
の第１の記憶手段（120）と、 上記出力ハイウエイにおける各チャネル位置に対応し
て、上記第１の記憶手段から読み出すべきディジタル情
報のアドレスを記憶するチャネルの入替えのための第２
の記憶手段（121）と、 外部クロックに応答して所定の繰返し周期でカウント動
作する入出力チャネル指定用のカウンタ（125）と、 各書き込みサイクルにおいて、上記入力ハイウエイ（10
0〜107）からの入力フレームを順次に選択し、上記カウ
ンタの出力値を書き込みアドレスとして、上記入力フレ
ームの１チャネル分の入力ディジタル情報を上記第１の
記憶手段に書き込むための書き込み手段と、 上記書き込みサイクルと交互に割当てられた各読み出し
サイクルにおいて、上記カウンタの出力値に基づいて上
記第２の記憶手段をアクセスし、該第２の記憶手段から
読み出されたアドレスを読み出しアドレスとして、上記
第１の記憶手段から１チャネル分のディジタル情報を読
み出し、上記出力ハイウエイ（100〜117）の所定のチャ
ネルに順次に出力するための読み出し手段とを備えた時
分割スイッチにおいて、 上記第１の記憶手段と上記出力ハイウエイとの間にゲー
ト手段（150〜157）を有し、 上記第２の記憶手段に、上記第１の記憶手段の読み出し
アドレスと共に、出力ハイウエイの各チャネル位置と対
応して当該出力チャネルへの入力ディジタル情報の出力
要否を示すチャネル空塞ビット情報を記憶しておき、上
記各読み出しサイクルにおいて、上記カウンタの出力値
に基づいて上記第２の記憶手段から読み出された上記チ
ャネル空塞ビット情報に従って、上記第１の記憶手段の
チップ選択と上記ゲート手段の開閉を制御することによ
り、 上記チャネル空塞ビット情報が塞状態を示すタイムスロ
ットでは、上記ゲート手段を開状態にして、上記第１の
記憶手段から読み出されたディジタル情報を上記ゲート
手段を通過して該当する出力ハイウエイに送出し、 上記チャネル空塞情報が空状態を示すタイムスロットで
は、上記第１の記憶手段を非選択状態としてディジタル
情報の読み出しを抑制すると共に、上記ゲート手段を閉
状態として上記出力ハイウエイに固定のディジタル値を
出力するようにしたことを特徴とする時分割スイッチ。At least one input / output highway (100-107, 110-117) for transmitting a frame composed of a plurality of channels which are time-division multiplexed, respectively, and a plurality of channels input from each of the input highways in each frame period. First storage means (120) for temporarily storing the digital information of the above, and a channel for storing an address of the digital information to be read from the first storage means corresponding to each channel position in the output highway. Second for replacement of
Storage means (121), an input / output channel designation counter (125) that counts at a predetermined repetition cycle in response to an external clock, and the input highway (10
Writing means for sequentially selecting input frames from 0 to 107) and writing input digital information for one channel of the input frame into the first storage means, using the output value of the counter as a write address; In each of the read cycles alternately assigned to the write cycle, the second storage unit is accessed based on the output value of the counter, and an address read from the second storage unit is used as a read address. A time-division switch comprising: reading means for reading digital information for one channel from the first storage means and sequentially outputting the digital information to a predetermined channel of the output highway (100 to 117); Gate means (150 to 157) between the first output means and the output highway; Along with the read address of the storage means, channel occupancy bit information indicating whether output of input digital information to the output channel is necessary or not is stored in correspondence with each channel position of the output highway, and in each read cycle, the counter is used. Controlling the chip selection of the first storage means and the opening and closing of the gate means in accordance with the channel occupancy bit information read from the second storage means based on the output value of In the time slot in which the bit information indicates the closed state, the gate means is opened, and the digital information read from the first storage means is transmitted to the corresponding output highway through the gate means. In a time slot in which the channel occupancy information indicates an empty state, the first storage unit is set to a non-selected state and the Suppresses reading of Le information, time division switch, characterized in that so as to output the digital value of the fixed to the output highway of the gate means in a closed state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171647A JP2590069B2 (en) | 1986-07-23 | 1986-07-23 | Time division switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171647A JP2590069B2 (en) | 1986-07-23 | 1986-07-23 | Time division switch |
Publications (2)
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|---|---|
| JPS6330099A JPS6330099A (en) | 1988-02-08 |
| JP2590069B2 true JP2590069B2 (en) | 1997-03-12 |
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ID=15927090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171647A Expired - Fee Related JP2590069B2 (en) | 1986-07-23 | 1986-07-23 | Time division switch |
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Families Citing this family (2)
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|---|---|---|---|---|
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156097A (en) * | 1983-02-25 | 1984-09-05 | Hitachi Ltd | Output controlling system of time division switch |
-
1986
- 1986-07-23 JP JP61171647A patent/JP2590069B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330099A (en) | 1988-02-08 |
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