JP2587138B2 - パルス溶接装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 この発明は、パルス放電を利用した溶接装置すなわち
パルス溶接装置に関し、さらに詳しくは放電電極の溶
融、離脱等の特有現象に規則性や制御性を持たせて良質
な溶接を得るようにしたパルス溶接装置に関するもので
ある。

背景技術 従来、パルス放電を利用したパルス溶接装置の一例と
して、日本国特開昭57−19177号公報等に示されるパル
スアーク溶接装置や日本国特公昭62−54585号公報等に
示される短絡移行アーク溶接装置がある。

前者のパルスアーク溶接装置は、消耗溶接ワイヤ電極
（以下、単に「ワイヤ電極」という）と被溶接物間にパ
ルスアーク電流を生成し、そのときに発生するパルスア
ーク放電の熱によって被溶接物およびワイヤ電極を溶融
するとともに、その溶融したワイヤ電極先端部をパルス
アーク放電の電磁ピンチ力により切断させ、その溶融塊
が被溶接物へ断続的に移行（この移行をスプレー移行と
呼ぶ）することにより溶接する装置であり、直流アーク
溶接装置より平均電流が低い領域でもパルス電流による
溶接が行い得、より薄い溶接物を対象とした溶接が可能
で、そのスプレー移行の実現により溶接中に発生するス
パッタ（飛散）をなくすことができるというメリットが
ある。

また、後者の短絡移行アーク溶接装置は、短絡とアー
クを周期的に繰り返し、ワイヤ電極と被溶接物間にアー
ク電流を生成した時に発生するアーク放電の熱によって
被溶接物及びワイヤ電極を溶融し、その後被溶接物とワ
イヤ電極を短絡させることによりワイヤ電極の先端に形
成した溶融塊を被溶接物へ短絡移行し溶融する装置であ
り、短絡とアークを周期的に繰り返すことによって安定
した溶接状態が維持される。

ところで、パルスアーク溶接で良質の溶接を得るに
は、溶接中に発生する溶融物のスパッタがなく、溶接ビ
ード形状の欠陥であるアンダーカットを防ぎ、離脱する
溶融塊の大きさを略均一にする必要がある。そのためス
パッタをなくするにはワイヤ電極と被溶接物との接触
（短絡）を起こさせないと、またアンダーカットを防ぐ
にはアーク長を短くすることが必要である。この２つの
要件を両立させるためには、離脱できる溶融塊の細粒化
（スプレー移行）を図ることが肝要である。さらに、離
脱した溶融塊の大きさを均一にするには、パルスアーク
電流波形として同一のパルス形状のものを周期的に繰り
返すことによって解決することができる。

しかし、アルゴンガスと20％CO₂ガスの混合ガスの雰
囲気中において、ワイヤ電極に形成した溶融塊に対して
アークの拡がりが充分大きく第24図のような単純パルス
（τはパルス幅、I_Bはベース電流）の周期的な繰り返し
で細粒化した溶融塊を規則的に離脱させることができ良
好な溶接が行なえるが、100％CO₂ガスの雰囲気中におい
てのアーク溶接では、溶融塊に対してアークの拡がりが
小さいため、第24図のような単純パルスでは、同図
（ａ），（ｂ）に示すような現象になり、良好な溶接が
行なえない。すなわち、同図（ａ）のようにベース電流
I_Bを高くしてパルス幅τを短くすれば、ワイヤ電極先端
の溶融塊の形状はP₀の状態からP_a1の状態になり、その
後P_a2の状態で示すように大塊となるまで離脱できな
い。また、同図（ｂ）のようにベース電流I_Bを低く設定
してパルス幅τを長くすれば、パルス電流による電磁力
Ｆが上向きに働き、ワイヤ電極先端の溶融塊の形状は、
P₀の状態からP_b1の状態のようにくびれが生じ溶融塊が
持ち上げられ、その後P_b2の状態のようにパルス電流に
よって溶融塊を離脱することができるが、この離脱して
溶融塊は高速回転を起こして被溶接物側へ落下せずスパ
ッタとして溶接部以外へ飛び散ったり、あるいはP_b2′
の状態のようにこの離脱した溶融塊が再びワイヤ電極に
付着してしまう。

従来のパルス溶接装置は以上のような性能を有してい
るので、パルスピーク電流値I_Pを小さく設定すれば、ワ
イヤ電極の先端に形成した溶融塊がパルスによって持ち
上がり、溶融塊が大塊となるまで離脱できず、そのため
ワイヤ電極の先端に形成した溶融塊が大塊となることで
被溶接物との短絡が生じ、溶接中に溶接作業周りへ多く
のスパッタが飛び散ったり、溶接ビード欠陥であるアン
ダーカットが生じるなどの問題点があった。また、パル
スピーク電流値I_Pを高くすると、装置の電源部の容積が
大きくなったり、重量が重くなるなどの問題点があり、
それに伴うコストが急激に上がるなどの問題点があっ
た。

係る問題点を解消するために、本発明者等は、この発
明に先立って、１つのパルス電流波形を、１種類以上の
パルス幅を有し、１種類以上のパルス間隔で配列してな
る複数個のパルス電流の集合群（パルス群）に分割し、
このパルス群を周期ごとに繰り返し、これに連続したベ
ース電流を重畳して放電電流波形を得ることにより、ワ
イヤ電極の先端に形成した溶融塊の持上げ力を緩和する
ようにし、被溶接物へ移行する溶融塊を細粒化して、か
つ溶融塊の移行を規則的に行うパルス溶接装置を日本国
特開平１−254385号（特願昭62−309388号、特願昭63−
265083号）により特許出願している。

すなわち、このパルス溶接装置においては、第25図に
示す電流波形のように、パルス電流波形を複数個のパル
ス電流で構成し、このパルス電流群を周期的に繰り返す
放電電流波形としたので、１つのパルスが複数個のパル
スに分割されたことになり、このパルス電流波形の分割
によってワイヤ電極におけるパルスアーク放電の上向き
の電磁力が断続となるため、ワイヤ電極の先端に形成さ
れた溶融塊を持ち上げる力を緩和する作用をする。その
ため、雰囲気ガスがアルゴン主体のガスのみならず、10
0％CO₂ガスの雰囲気中においてもワイヤ電極の先端に形
成された溶融塊は大塊となる以前に容易に離脱する。

この溶融塊の移行現象の動作について説明すると、第
25図のように、周期的に所定のパルス幅τで、周期C_Aの
パルス群アーク電流を流すと、パルス群に周期して、ワ
イヤ電極に形成した溶融塊が第25図のように「溶融塊の
成長」、「溶融塊の離脱」を規則的に繰り返す。つま
り、パルス群の開始時に十分にワイヤ電極に形成した溶
融塊はパルス群のパルス周波数に対応したアーク放電に
ともなう溶融塊振動によって溶融塊は離脱し、溶融塊が
離脱した後には、パルス群によって再びワイヤ電極の先
端に新たに溶融塊が持ち上げられながら形成し成長す
る。続いてベース期間では持ち上げられたワイヤ先端の
溶融塊は垂れ下がり、次のパルス群の開始時までに溶融
塊の形状を整えている。

しかしながら、アークを発生するワイヤ電極を被溶接
物上で一定方向に移動させながらアーク溶接を行なう場
合、次の２点の問題点を解決しなければ種々の溶接環境
下で良好な溶接が行なえなく、適用される範囲が限られ
るなどの問題点があった。

（１）アーク電流とそれによる磁界によって発生する電
磁力でアークが吹かれて磁気吹き現象が生じ、規則的な
溶融塊の移行が行ない得なくなるなどの問題点。

（２）溶接トーチの振れ、被溶接物の歪、ワイヤコンジ
ット内でのワイヤ電極の遊びの変動によるワイヤ送給速
度の変動、給電チップ径の消耗やワイヤ電極の曲がり癖
に伴う給電点の変動等の外乱によるアーク長変動で生じ
る溶接不良の問題点。

（１）の問題点について分析すると、アークを発生す
るワイヤ電極を被溶接物上で一定方向に移動させながら
アーク溶接を行なう場合、溶接トーチからアーク、アー
クから被溶接物へ流れる電流経路によって溶接空間中で
形成される磁界分布が変わる。つまり、溶接継手形状や
アース点の違いによる溶接空間中での磁界分布がケース
バイケースによって違う。この磁界分布とアーク電流の
方向により電磁力がアークに働き、アークを被溶接物に
対して傾かせる磁気吹き現象が生ずる。これは被溶接物
の構造やアース位置によって生じるもので、被溶接物の
構造やアース位置が固定すれば再現される問題点であ
る。

この磁気吹き現象は第26図の各溶融塊離脱過程（Ａ−
１）〜（Ｃ−１），（Ａ−３）〜（Ｃ−３）に示される
如く、溶融塊が偏向したアークに持ち上げられることで
アーク長が長くなり、規則的な溶融塊離脱が困難とな
り、離脱した溶融塊が溶接ビードの外へ飛び出すなどの
現象が生じ、そのため良好な溶接が全く行い得なくなる
などの問題点があった。

（２）の問題点については、溶接トーチの振れやワイ
ヤコンジット内でのワイヤ電極の遊びの変動によるワイ
ヤ送給速度の変動はこれらの変動に伴い直接アーク長が
変動し、アーク長が長くなると、溶接ビードにアンダカ
ットが生じるなどの問題点が生じ、他方、アーク長が短
くなれば、スパッタが発生するなどの問題点があった。
また、第27図（ａ）〜（ｃ）に示すように被溶接物の歪
や、給電チップ径の消耗やワイヤ電極の曲がり癖に伴う
給電点の変動等の外乱によるアーク長の変動はワイヤ電
極の給電点からワイヤ電極までの（突き出し長E_X）間に
加熱されるジュール加熱の変動によりワイヤ送給速度と
ワイヤ先端部の溶接速度のバランスが変わることで間接
的にアーク長が変動し、このアーク長変動により上記と
同様なアンダカットやスパッタが発生するなどの問題点
がある。従って、（１）の問題点は被溶接物の構造やア
ース位置が定められれば再現性のある問題点であった
が、（２）の問題点は時々刻々変わる問題点である。

また、短絡移行アーク溶接装置においても同様に、磁
気吹き現象が生ずると、第28図のS_1a〜S_3aに示す如く、
磁気吹きによるアーク偏向で、ワイヤ電極先端に成長し
た溶融塊が上側に押し上げられて溶融塊の短絡時期が変
化し、短絡・アークの繰り返し周期が乱れる。その結
果、溶接ビードに凹凸が生じたり、溶接ビードの溶け込
み深さが変動し、溶接強度が十分に確保できなくなるな
どの問題点があった。

さらに、従来のパルス溶接装置において、溶接負荷部
にパルスアーク電流を供給するアーク溶接電源に所望の
パルスアーク電流を出力すべく制御するパルス電流波形
制御回路としては、通常、アナログ回路で構成されてい
るため、例えば比較回路等を内蔵する場合は増幅回路の
増幅度やオフセット電圧の調整を行なうための調整要素
が多く、また構成部品点数も多くなるという欠点があっ
た。更に、例えばパルス群電流のパルス個数やピーク電
流値を任意に変更したい場合には回路定数を変更した
り、回路を追加したりしなければならず、時間やコスト
の点で問題があった。

この発明は上記のような問題点を解決するためになさ
れたもので、調整要素をなくしたり部品点数を減らして
コストの安い装置を得るため、また、任意パルス群電流
波形を所望する場合に回路の変更を伴なわずに容易に実
現できるマイクロコンピュータ化したデジタル回路でな
るパルス電流波形制御回路を有するパルス溶接装置を得
ることを第１の目的とする。

また、この発明は、種々の溶接条件、環境下において
も磁気吹き現象による溶接不良と、溶接トーチ部の種々
の外乱に伴なうアンダカットやスパッタ発生などの溶接
不良などを同時に防ぐことができるマイクロコンピュー
タ化したデジタル回路のパルス電流波形制御回路を有す
るパルスアーク溶接装置や短絡移行を伴う短絡移行型の
パルス溶接装置を得ることを第２の目的とする。

発明の開示 上記第１の目的を達成するために、第１発明は、被溶
接物を溶融する電流と、ベース電流もしくは短絡電流と
を交互に溶接負荷部に供給して溶接を行なうパルス溶接
装置において、溶接負荷部に１つのパルス電流波形を、
１種類以上のパルス幅を有し、１種類以上のパルス間隔
で配列してなる複数個のパルス電流の集合群に分割し、
このパルス群を周期毎に繰り返しこれに連続したベース
電流を重畳して得た所望のパルス電流群を供給するアー
ク溶接電源と、このアーク溶接電源の出力を検出する電
圧検出回路と、この電圧検出回路の出力信号を入力する
平滑回路と、所望の出力電圧を設定する電圧設定回路と
を備えると共に、上記アーク溶接電源に対し所望の出力
電流に相当する電圧信号を出力するデジタルアナログ変
換回路と、上記電圧設定回路の出力信号を入力とする第
１のアナログデジタル変換回路と、上記平滑回路の出力
信号を入力とする第２のアナログデジタル変換回路と、
上記デジタルアナログ変換回路の複数のビットの入力信
号線に接続された複数のビットの出力信号線を有するデ
ータラッチ回路と、このデータラッチ回路の複数ビット
の入力信号線、上記第１のアナログデジタル変換回路の
複数のビットの出力信号線及び上記第２のアナログデジ
タル変換回路の複数ビットの出力信号線がそれぞれ共通
のデータバスを介して接続されているCPUとでなるマイ
クロコンピュータ化したデジタル回路を備え、上記CPU
は、上記アーク溶接電源がベース電流もしくは短絡電流
を出力している期間に、一定時間毎にアーク溶接電源の
平均出力電圧に相当するデジタルデータV_FBAと、所望の
出力電圧に相当するデジタルデータVsetとを比較演算し
て比較演算した結果によりベース電流もしくは短絡電流
の持続もしくはベース電流または短絡電流に代えて被溶
接物を溶融する電流を出力するアルゴリズムに基づく動
作を行うことを特徴とするもので、溶接負荷部の規則的
なアーク長変化を保つために制御する回路及びパルス群
電流とベース電流もしくは短絡電流とを交互に出力する
回路を、マイクロコンピュータ化したデジタル回路と
し、プログラムによる制御動作で実現するように構成す
ることにより、回路に調整要素が無くなり、部品点数・
調整時間を削減できるため、装置が安価になると共に、
所望の出力電流波形を任意に回路変更することなくプロ
グラムの変更により実現することができ、また任意の制
御動作を回路変更することなく実現できる。さらに、放
電電流波形をパルス電流群としたことにより、パルス電
流波形の分割によってワイヤ電極におけるパルスアーク
放電に上向きの電磁力が断続となるため、ワイヤ電極の
先端に形成された溶融塊を持ち上げる力を緩和する力と
して作用し、従って、雰囲気ガスに拘わらずワイヤ電極
先端に形成された溶融塊は大塊となる以前に容易に離脱
させることができる。

また、上記第１の目的を達成するために、第２発明
は、上記第１発明に係る構成に加え、電圧検出回路の出
力信号を入力とし、複数ビットの出力信号線が上記デー
タバスに接続されている第３のアナログデジタル変換回
路を備え、CPUは、上記アーク溶接電源がベース電流も
しくは短絡電流を出力している期間に、一定期間毎に上
記アルゴリズムに基づく動作を行なうとともに、アーク
溶接電源の瞬時出力電圧に相当するデジタルデータV_FBM
と、上記所望のデジタルデータVsetに対してV_max＞Vset
であるデジタルデータV_maxとを演算比較して、V_FBM＜V
_maxならばベース電流もしくは短絡電流を持続し、V_FBM
≧V_maxである時に限り、ベース電流もしくは短絡電流に
代えてそれより大きい値を持つ第２のベース電流もしく
は短絡電流を出力するアルゴリズムに基づく動作を行う
ことを特徴とするもので、ベース電流（もしくは短絡電
流）通電期間中に、出力電圧が設定値V_max以上になる
と、第２ベース電流もしくは短絡電流を通電するという
動作を行なうことにより、パルスアーク溶接におけるベ
ース電流もしくは短絡電流通電中の磁気吹きを防止する
回路を構成することができ、上述した第１発明の効果に
加えて、公知の磁気吹き防止回路を容易に実現すること
ができる。

さらに、上記第２の目的を達成するために、第３発明
ないし第10発明を構成したもので、第３発明は、ワイヤ
電極先端と被溶接物間のアーク長に相当する信号を検出
するアーク長検出器を備えると共に、パルス電流群に対
応した目標アーク長信号を格納する目標アーク長メモリ
と、パルス電流群の各パルスピーク値とベース電流値と
パルス幅及びパルス間隔のアーク電流波形パラメータを
格納するアーク電流波形メモリと、上記検出アーク長信
号と目標アーク長信号との比較差に基づいて上記アーク
電流波形パラメータを補正して波形制御されたパルス電
流群のアーク電流信号を送出する演算部とでなるマイク
ロコンピュータ化したデジタル回路を備え、上記演算部
は、第１溶接で溶接領域に対応して波形制御されたアー
ク電流波形パラメータを上記アーク電流波形メモリに格
納する格納手段と、第２溶接以後格納された上記アーク
電流波形パラメータを各溶接領域に対応して読み出し、
それらアーク電流波形パラメータを、上記検出アーク長
信号と目標アーク長信号との比較差に基づいて増減制御
する制御手段とでなることを特徴とするもので、第１発
明及び第２発明の効果に加え、第１溶接により磁気吹き
によるアーク長の変動の影響を除去して磁気吹きによる
溶融塊の離脱ミスを抑制することができ、各溶接領域で
磁気吹きを考慮した学習された溶接電流の波形パラメー
タを得ることができ、また、第１溶接で学習した溶接電
流波形パラメータを基準にしたアーク長フィードバック
制御をすることにより、磁気吹き現象に溶融塊の離脱ミ
スを抑制するとともに、溶接トーチ部で生じる外乱によ
るアーク長変動の抑制もでき、種々の溶接環境下でも品
質の向上が図れる。

次に、第４発明は、第３発明に係る構成に加え、短絡
を検出する短絡検出器を備えると共に、マイクロコンピ
ュータ化したデジタル回路内に、短絡時供給する短絡電
流を格納する短絡電流波形メモリを備え、演算部は、短
絡検出器の検出信号に基づき短絡電流波形メモリに格納
された短絡電流を読み出し短絡電流波形を通電するアル
ゴリズムに基づく動作を行うことを特徴とするもので、
予め設定した電流波形を短絡電流波形とアーク電流波形
に分けることにより、本溶接時に外乱により突発的に短
絡が生じても即座に短絡電流波形に切り換わり、第３発
明の効果に加え、良好な溶接が行ない得て品質の向上が
図れる効果がある。

次に、第５発明は、第４発明に係る構成において、演
算部は、短絡検出器の検出信号に基づき短絡電流波形メ
モリに格納された短絡電流を読み出し短絡電流波形を通
電すると共に、上記短絡検出器による短絡解除信号を受
けた時はアーク電流波形をリセットしてからアーク電流
波形の通電に移行するアルゴリズムに基づく動作を行う
ことを特徴とするもので、短絡が生じた時、即座に短絡
電流を流し、かつ短絡解除後アーク電流波形をリセット
してからアーク電流波形を通電することにより、短絡移
行アーク溶接法においても第３発明と同様の効果が得ら
れる。

次に、第６発明は、第３発明または第４発明の構成に
おいて、ワイヤ電極先端に形成された溶融塊の離脱を検
出する離脱検出器を備え、演算部は、第１溶接で学習し
た溶接電流の波形バロメータに基づいて第２溶接の本溶
接の際、上記離脱検出器の検出信号を受けて離脱後の電
流の電荷量を検出し電荷量が所定値以上の時に最小ベー
ス電流を通電するアルゴリズムに基づく動作を行うこと
を特徴とするもので、第３発明と第４発明の効果に加
え、離脱時刻からの電流の電荷量を検出し、検出した電
荷量が所定値に達すると電流を下げることにより、離脱
時の溶融塊の溶融量を略一定化でき、より規則的な溶接
が行なえる効果がある。

次に、第７発明は、第３発明の構成において、演算部
は、第１溶接で予め設定されたアーク電流波形パラメー
タに基づく電流波形で溶接しその溶接時の検出アーク長
信号に基づき補正して学習された目標アーク長信号を上
記目標アーク長メモリに書き換え格納する格納手段と、
第２溶接以後格納された上記アーク電流波形パラメータ
と上記学習された目標アーク長信号を読み出し、それら
アーク電流波形パラメータを、上記検出アーク長信号と
学習された目標アーク長信号との比較差に基づいて増減
制御する制御手段とでなることを特徴とするもので、第
１発明及び第２発明の効果に加え、第１溶接により磁気
吹きによるアーク長の変動の影響を除去して磁気吹きに
よる溶融塊の離脱ミスを抑制することができ、各溶接領
域で磁気吹きを考慮した学習された目標アーク長信号を
得ることができ、また、第１溶接で学習した目標アーク
長信号を基準にした電流波形の制御をすることにより、
磁気吹き現象に溶融塊の離脱ミスを抑制するとともに、
溶接トーチ部で生じる外乱によるアーク長変動の抑制も
でき、種々の溶接環境下でも品質の向上が図れる。

次に、第８発明は、第７発明に係る構成に加え、短絡
を検出する短絡検出器を備え、演算部は、短絡検出器の
検出信号に基づき短絡電流波形メモリに格納された短絡
電流を読み出し短絡電流波形を通電するアルゴリズムに
基づく動作を行うことを特徴とするもので、予め設定し
た電流波形を短絡電流波形とアーク電流波形に分けるこ
とにより、本溶接時に外乱により突発的に短絡が生じで
も即座に短絡電流波形に切り変わり、第７発明の効果に
加え、良好な溶接が行ない得て品質の向上が図れる効果
がある。

次に、第９発明は、第８発明に係る構成において、演
算部は、短絡検出器の検出信号に基づき短絡電流波形メ
モリに格納された短絡電流を読み出し短絡電流波形を通
電すると共に、上記短絡検出器による短絡解除信号を受
けた時は、アーク電流波形をリセットしてからアーク電
流波形の通電に移行するアルゴリズムに基づく動作を行
うことを特徴とするもので、短絡が生じた時、即座に短
絡電流を流し、かつ短絡解除後アーク電流波形をリセッ
トしてからアーク電流波形を通電することにより、短絡
移行アーク溶接法においても第７発明と同様の効果が得
らえる。

次に、第10発明は、第７発明または第８発明に係る構
成に加え、ワイヤ電極先端に形成された溶接塊の離脱を
検出する離脱検出器を備え、演算部は、第１溶接で学習
した溶接電流の波形バロメータに基づいて第２溶接の本
溶接の際、上記離脱検出器の検出信号を受けて離脱後の
電流の電荷量を検出し電荷量が所定値以上の時に最小ベ
ース電流を通電するアルゴリズムに基づく動作を行うこ
とを特徴とするもので、第７発明と第８発明の実施例の
効果に加え、離脱時刻からの電流の電荷量を検出し、検
出した電荷量が所定値に達すると電流を下げることによ
り、離脱時の溶融塊の溶融量を略一定化でき、より規則
的な溶接が行なえる効果がある。

図面の簡単な説明 第１図は第１発明の一実施例によるパルス溶接装置を
示すブロック図、第２図（ａ），（ｂ）は第１図に示す
装置においてアーク溶接電源からアーク負荷部に供給さ
れる出力電流の波形を示す模式図、第３図（ａ），
（ｂ）は第１図に示す装置におけるCPUによる制御動作
を表すプログラムのフローチャート、第４図、第５図及
び第６図はそれぞれ第１発明の他の実施例によるパルス
溶接装置を示すブロック図、第７図は第２発明の一実施
例によるパルス溶接装置を示すブロック図、第８図
（ａ），（ｂ）は第７図に示す装置におけるCPUによる
制御動作を表わすプログラムのフローチャートである。

また、第９図は第３発明ないし第10発明を説明するパ
ルス溶接装置の全体構成図、第10図は第９図中のアーク
長検出器（81）の構成図、第11図（ａ），（ｂ）はアー
ク電流波形メモリ（85）及び目標アーク長メモリ（86）
の構成を示す説明図、第12図はパルス群電流波形の説明
図、第13図（ａ），（ｂ）は第３発明に係る第１溶接と
第２溶接の説明図、第14図と第15図は第３発明に係る第
１溶接と第２溶接時の演算部（88）の動作フローチャー
ト、第16図は第４発明に係る演算部（88）の動作フロー
チャート、第17図は第５発明に係る演算部（88）の動作
フローチャート、第18図は第６発明に係る演算部（88）
の動作フローチャート、第19図と第20図は第７発明に係
る第１溶接と第２溶接時の演算部（88）の動作フローチ
ャート、第21図は第８発明に係る演算部（88）の動作フ
ローチャート、第22図は第９発明に係る演算部（88）の
動作フローチャート、第23図は第10発明に係る演算部
（88）の動作フローチャートである。

さらに、第24図以下は従来例を説明するもので、第24
図（ａ），（ｂ）は従来のパルスアーク放電電流波形と
溶融塊移行の模式図、第25図は従来のパルス電流群の作
用効果についての説明図、第26図は磁気吹き現象の説明
図、第27図（ａ），（ｂ），（ｃ）は溶接条件の変動に
ついての説明図、第28図は従来の短絡移行アーク溶接法
における電流波形と溶融塊移行の模式図である。

発明を実施するための最良の形態 第１図は第１発明の一実施例によるパルス溶接装置を
示す構成図である。図において、（10）は、インバータ
駆動回路によって駆動制御されるインバータ回路部、高
周波トランス及び高周波ダイオードを内蔵し、これらを
順次介してアーク負荷部にパルス群を供給するアーク溶
接電源、（５）は、溶接トーチ（51）、ワイヤ電極をワ
イヤ状にしてワイヤリールから送給されるワイヤ電極
（52）、アーク放電（53）及び被溶接物（54）で構成さ
れるアーク負荷部で、上記アーク溶接電源（10）に内蔵
されるインバータ回路部からインバータ制御された所望
のパルス群が高周波トランス及び高周波ダイオードを介
して溶接トーチ（51）に供給され、アーク溶接がなされ
る。

また、（11）は消耗電極ワイヤ（以下、ワイヤとい
う）、（12）はこのワイヤ（11）を送給するワイヤ送給
ローラ、（13）はワイヤ送給ローラ（12）とギア等で機
械的に連結されているワイヤ送給モータ、（14）はワイ
ヤ送給モータ（13）に接続されたモータ駆動回路、（1
5）はモータ駆動回路に接続されたモータ速度設定回
路、（７）はアーク溶接電源（10）の出力端子に接続さ
れている電圧検出回路、（16）はこの電圧検出回路
（７）の出力を入力とする平滑回路、（17）は電圧設定
回路を示し、上記平滑回路（16）を介した電圧検出回路
（７）の検出値と、上記電圧設定回路（17）の設定値が
パルス電流波形制御回路（８）に与えられ、これに基づ
いてパルス電流波形制御回路（８）はアーク溶接電源
（10）から出力されるパルス電流群を波形制御するよう
になされている。

上記パルス電流波形制御回路（８）は、所望の出力電
流波形に相当する電圧信号をアーク溶接電源（10）に対
し出力するD/A変換回路（18）、電圧設定回路（17）の
出力信号を入力とする第１のA/D変換回路（19）、平滑
回路（16）の出力信号を入力する第２のA/D変換回路（2
0）、D/A変換回路（18）の複数のデータ入力線と接続さ
れたデータラッチ回路（21）、CPU（22）、ROM（23）、
及びアドレスデコード回路（24）を備え、マイクロコン
ピュータ化したデジタル回路である。なお、（25）はCP
Uのアドレスバス、（26）はCPUのデータバス、（27）は
CPUから出力される読み出し信号、（28）はCPUから出力
される書き込み信号、（29）ないし（32）は順次アドレ
スデコード回路（24）から出力されるデータラッチ回路
選択信号、第１のA/D変換回路選択信号、第２のA/D変換
回路選択信号、及びROM選択信号を示し、データラッチ
回路（21）の複数ビットの入力信号線、前記第１のA/D
変換回路（19）の複数ビットの出力信号線及び前記第２
のA/D変換回路（20）の複数ビットの出力信号線がそれ
ぞれ共通のデータバス（26）を介してCPU（22）に接続
され、CPU（22）は、前記アーク溶接電源（10）がベー
ス電流もしくは短絡電流を出力している期間に、一定時
間毎にアーク溶接電源の平均出力電圧に相当するデジタ
ルデータV_FBAと、所望の出力電圧に相当するデジタルデ
ータV_setとを比較演算し、比較演算した結果によりベー
ス電流もしくは短絡電流を持続もしくはベース電流又は
短絡電流に代えて被溶接物を溶融する電流を出力すると
いうアルゴリズムを有する。

次に動作について説明する。第１図において、アーク
溶接電源（10）はアーク（53）に対してパルス群電流と
ベース電流もしくは短絡電流を交互に出力することによ
りパルスアーク溶接を行なう。第２図（ａ），（ｂ）は
この出力電流の波形を示した模式図で、図において、
（イ）はパルス群電流の通電期間を、（ロ）はベース電
流通電期間又は短絡電流通電期間を表す。

上記第１図のように構成された装置において、アーク
溶接電源（10）に所望の出力電流に相当する電圧信号を
出力する動作、及びアーク溶接電源（10）の平均出力電
圧を一定に制御する動作は、全てソフトウェアのプロク
ラムの形でROM（23）に内蔵されている。

すなわち、第３図（ａ），（ｂ）は上記プログラムに
基づくCPU（22）による一連のアルゴリズムを示すフロ
ーチャートで、同図（ａ）はベース電流通電時、同図
（ｂ）は短絡電流通電時の制御をそれぞれ示し、図示し
たメインプログラムへの割込みプログラムとして一定時
間毎に行なわれるものである。以下、この第３図
（ａ），（ｂ）のフローチャートを参照して説明する。

今、ベース電流または短絡電流通電期間中（Sa1,Sb
1）に、電圧検出回路（７）及び平滑回路（16）を通し
て出力されるアーク溶接電源（10）の平均出力電圧に相
当する電圧信号は、ROM（23）に内蔵されるプログラム
に従って一定時間毎に第２のA/D変換回路（20）にてデ
ジタルデータに変換される。ここで、選択信号（31）
は、アドレスバス（25）に出力されるアドレスデータ及
びCPU（22）の読み出し信号（27）をアドレスデコード
回路（24）によってデコードして得られる信号であり、
第２のA/D変換回路（20）のスタート信号及び第２のA/D
変換回路（20）内に含まれるサンプルホールド回路のサ
ンプリング信号として動作する（Sa2,Sb2）。

さて、このようにして得られた平均出力電圧に相当す
るデジタルデータV_FBAはデータバス（26）を通してCPU
（22）に入力され（Sa3,Sb3）、CPU（22）内部に予め格
納されているデジタルデータV_setと比較演算される（Sa
4,Sb4）。

そして、第２図（ａ）の波形を溶接負荷部（５）に供
給する時に、V_FBA≧V_setと比較判定した時には、データ
ラッチ回路（21）へベース電流に相当するデジタルデー
タI_baseを出力する処理を行ない（Sa5）、逆に、V_FBA＜
V_setと比較判定した時には、データラッチ回路（21）へ
パルス群電流に相当するデータを出力する処理を行なう
（Sa6,Sa7）。

また、第２図（ｂ）の波形を溶接負荷部に供給する際
に、V_FBA≦V_setと比較判定した時には、データラッチ回
路（21）へ短絡電流に相当するデジタルデータI_baseを
出力する処理を行ない（Sb5）、逆にV_FBA＞V_setと比較
判定した時には、データラッチ回路（21）へパルス群電
流に相当するデータを出力する処理を行なう（Sb6,Sb
7）。

なお、第３図（ａ），（ｂ）中、デジタルデータV_set
はメインプログラム内で設定されるデータであり、これ
は、第１図における電圧設定回路（17）の出力信号に相
当するものである。電圧設定回路（17）の出力信号は第
１のA/D変換回路（19）によりデジタルデータに変換さ
れてデータバス（26）を通してCPU（22）へ入力され、
内蔵するレジスタV_setへ格納される。この一連の処理が
メインプログラムで行なわれる。

また、第１図において、データラッチ回路選択信号
（29）は、アドレスバス（25）へ出力されアドレスデー
タと書き込み信号（28）とを組合わせてアドレスデコー
ド回路（24）より出力され、データラッチ回路（21）を
構成する複数個のフリップフロップのクロックパルスと
して動作して、CPU（22）のデータバス（26）へ出力さ
れたベース電流に相当するデータ又はパルス群電流に相
当するデータをラッチする。データラッチ回路（21）の
複数の出力信号線に保持されたこのデータはD/A変換器
（18）によりアナログ電圧に変換されてアーク溶接電源
（10）へ出力され、所望の出力電流を得る。

また、第１図において、第１のA/D変換回路選択信号
（29）は、アドレスバス（25）へ出力されるアドレスデ
ータとCPU（22）より出力される読み出し信号（27）を
アドレスデコード回路（24）によってデコードして得ら
れる信号であり、第１のA/D変換回路（19）のスタート
信号及び第１のA/D変換回路（19）内に含まれるサンプ
ルホールド回路のサンプリング信号として動作する。ま
た、ROM選択信号（31）は、アドレスバス（25）へ出力
されるアドレスデータと読み出し信号（27）をアドレス
デコード回路（24）によってデコードして得られる信号
であり、ROM（23）のCE信号として動作する。

第４図は第１発明の他の実施例を示すブロック図であ
る。図において、CPU（22）はA/D変換回路を少なくとも
２つ以上内蔵するワンチップCPUで構成し、（33）は第
１のアナログ入力ポートを、（34）は第２のアナログ入
力ポートを示す。この第４図のように構成された装置で
も第３図に示すプログラムに従って第１図の実施例と同
様の動作を行なうことができる。

また、第５図は第１発明の他の実施例を示すブロック
図である。図において、CPU（22）はROMを内蔵するワン
チップCPUで構成され、第３図に示すプログラムはこの
内蔵ROMへ収められており、第１図の実施例と同様の動
作を行なうことができる。

さらに、第６図は第１発明の他の実施例を示すブロッ
ク図である。図において、CPU（22）は少なくとも２つ
のA/D変換回路及びROMを内蔵するワンチップCPUで構成
したもので、第６図に示す装置でも、第１図と同様の動
作を実現することができる。

従って、第１発明に係る実施例によれば、放電電流波
形としてパルス電流波形としたことにより、パルス電流
波形の分割によってワイヤ電極におけるパルスアーク放
電の上向きの電磁力が断続となるため、ワイヤ電極の先
端に形成された溶融塊を持ち上げる力を緩和する力とし
て作用し、従って、雰囲気ガスに拘わらず電極先端に形
成された溶融塊は大塊となる以前に容易に離脱させるこ
とができ、ワイヤ電極に形成した溶融塊の成長と離脱を
規則的に繰り返すことができる。また、溶接負荷部の規
則的なアーク長変化を保つために制御する回路及びパル
ス群電流とベース電流もしくは短絡電流とを交互に出力
する回路を、マイクロコンピュータ化したデジタル回路
とし、プログラムによる制御動作で実現するように構成
したので、次のような効果がある。

回路に調整要素が無くなり、部品点数・調整時間を削
減できるため、装置が安価となる。

所望の出力電流波形を任意に回路変更することなく、
プログラムの変更（ROMの交換）により実現することが
できる。また任意の制御動作を回路変更することなく、
実現できる。

次に、第７図は第２発明の一実施例による構成を示
し、第１図の第１発明と同一部分は同一符号を付し、そ
の説明は省略する。同図において、（35）は電圧検出回
路（７）の出力信号を入力とする第３のA/D変換回路、
（36）はアドレスデコード回路（24）から出力される第
３のA/D変換回路選択信号である。

この第７図の構成においては、第１図構成に加え、電
圧検出回路（７）の出力信号を入力とし、複数のビット
の出力信号線がデータバス（26）に接続されている第３
のA/D変換回路（35）を備え、アーク溶接電源（10）が
ベース電流もしくは短絡電流を出力している期間に、一
定時間毎に第３図のアルゴリズムに基づく動作を行なう
とともに、アーク溶接電源（10）の瞬時出力電圧に相当
するデジタルデータV_FBMと、所望のデジタルデータV_set
に対してV_max＞V_setであるデジタルデータV_maxとを比較
演算して、V_FBM＜V_maxならばベース電流もしくは短絡電
流を持続し、V_FBM≧V_maxである時に限り、ベース電流も
しくは短絡電流に代えてそれより大きい値を持つ第２の
ベース電流もしくは短絡電流を出力するアルゴリズムを
有する。

以下、第３図（ａ），（ｂ）に対応して示す第８図
（ａ），（ｂ）に基づきCPU（22）による動作を説明す
る。今、第７図において、アーク溶接電源（10）がベー
ス電流を通電している期間中（Sa1,Sb1）に、アーク溶
接電源（10）の瞬時出力電圧に相当する電圧信号が電圧
検出器（７）より出力され、この電圧信号は、第８図に
示すプログラムに従い、第３のA/D変換回路（35）によ
ってデジタルデータに変換される（Sa2〜Sa5,Sb2〜Sb
5）。第８図に示すようにこのデジタルデータV_FBMは、
予めメインプログラム内で設定されるデータV_maxとの間
で比較演算され（Sa6〜Sa7,Sb6〜Sb7）、V_FBM＜V_maxの
時はデータラッチ回路（21）へベース電流もしくは短絡
電流に相当するデータを出力し（Sa8,Sb8）、一方、V
_FBM≧V_maxの時には、データラッチ回路（21）へベース
電流よりも大きい値を持つ第２ベース電流もしくは短絡
電流に相当するデータを出力する処理を行なう（Sa9,Sb
9）。なお、V_FBM＜V_setの時は、第３図（ａ），（ｂ）
と同様にパルス電流群通電に移行する（Sa10,Sa11,Sb1
0,Sb11）。また、第７図において第３のA/D変換回路選
択信号（36）はアドレスバス（25）に出力されるアドレ
スデータおよびCPU（22）の読み出し信号（27）をアド
レスデコード回路（24）によってデコードして得られる
信号であり、第３のA/D変換回路（35）のスタート信号
及び第３のA/D変換回路（35）内に含まれるサンプルホ
ールド回路のサンプリング信号として動作する。

上記第７図の構成及び第８図に示すプログラムに従っ
て、この装置は、ベース電流（もしくは短絡電流）通電
期間中に、出力電圧が設定値V_max以上になると、第２ベ
ース電流もしくは短絡電流を通電するという動作を行な
うことにより、パルスアーク溶接におけるベース電流も
しくは短絡電流通電中の磁気吹き（いわゆるアークブロ
ー）を防止する回路を構成することができる。

すなわち、第２発明に係る実施例によれば、上述した
第１発明に係る実施例の効果に加えて、公知の磁気吹き
防止回路を容易に実現することができる。

なお、第７図において、CPU（22）は、第１ないし第
３のA/D変換回路（19），（20），（35）及びROM（23）
を内蔵するワンチップCPUであっても良い。また、上記
各発明の一実施例の説明として、パルス状のピーク電流
とベース電流を１組以上有する群電流（パルス群）のも
のについて示したが、その他、電極である被溶接物等を
溶融する電流波形であればどのようなパルス電流であっ
てもよい。

さらに、アーク溶接電源の出力電圧つまりアーク長等
の溶接負荷状態に対応した溶接負荷部の電圧を検出する
電圧検出回路については、アーク溶接電源の出力電圧の
代わりにアーク長等の溶接負荷状態に対応した信号電圧
を検出する電圧検出回路としても良い。

次に、前述した発明と同様にして、マイクロコンピュ
ータ化したデジタル回路でなるパルス電流波形制御回路
（８）を備えて、種々の溶接条件、環境下においても磁
気吹き現象による溶接不良と、溶接トーチ部の種々の外
乱に伴なうアンダカットやスパッタ発生などの溶接不良
などを同時に防ぐことができるパルス溶接装置の具体例
について述べる。

第９図は第３発明ないし第10発明の各実施例を説明す
るためのパルス溶接装置を示す全体構成図である。図に
おいて、（１）はインバータ駆動回路（２）によって駆
動制御されるインバータ回路部、（３）は高周波トラン
ス、（4A），（4B）は高周波ダイオードで、これらによ
りアーク溶接電源（10）を構成する。（５）は、溶接ト
ーチ（51）、ワイヤリールに収められたトーチ（51）を
介して送給されるワイヤ電極（52）、アーク放電（53）
及び被溶接物（54）で構成されるアーク負荷部で、上記
インバータ回路部（１）からインバータ制御された所望
のパルス群電流ｉ波形が高周波トランス（３）及び高周
波ダイオード（4A），（4B）を介して溶接トーチ（51）
に供給され、アーク溶接がなされる。

また、（６）は上記パルス群電流を検出する電流検出
器、（７）は電極間電圧を検出する電圧検出器であり、
（８）は上記パルス群電流ｉを検出する電流検出器
（６）による検出電流値と上記電圧検出器（７）による
検出電圧値に基づいて上記インバータ回路部（１）を制
御することにより出力されるパルス電流を波形制御する
パルス電流波形制御回路を示し、このパルス電流波形制
御回路（８）は、上記電流検出器（６）と電圧検出器
（７）による検出値I,Vに基づいてワイヤ電極先端と被
溶接物間のアーク長に対応した信号Ｌ（）を検出する
アーク長検出器（81）、アーク長検出器（81）の検出信
号Ｌ（）が所定値以下の時に短絡検出信号を送出する
短絡検出器（82）、離脱を検出する離脱検出器（83）を
備えると共に、アーク長検出器（81）による検出信号を
アナログデジタル変換するA/Dコンバータ（84）、外部
入出力部（９）を介して与えられるパルス電流群を構成
する各パルスのパルスピーク電流値I_P（ｎ）、ベース電
流値I_B（ｎ）、パルス幅τ（ｎ）及びパルス間隔C
_A（ｎ）の値を格納するアーク電流波形メモリ（85）、
同様にして目標アーク長L_O（ｎ）を格納する目標アーク
長メモリ（86）、及び短絡時に供給する短絡電流I
_S（ｎ）を格納する短絡電流波形メモリ（87）、これら
各検出器の検出出力と各メモリに設定された値に基づい
て溶接領域及び溶接時の外乱等の影響を除去した波形整
形されたパルス電流I_Oを得て比較器（89）に与えるCPU
でなる演算部（88）を有するマイクロコンピュータ化し
たデジタル回路（100）を備えてなり、上記比較器（8
9）により電流検出値ｉと比較して比較差に応じた制御
信号をインバータ制御回路（２）に送出するようになさ
れている。

ここで、上記アーク長検出器（81）としては、第10図
に示すように、絶縁アンプ（81a）と（81b）、この絶縁
アンプ（81a）を介して検出電流ｉを取り込み、これにK
₁（ｉ）倍したアーク電圧の正特性定数K₁（ｉ）・ｉを
求める乗算器（81c）、オフセット電圧定数K₂を設定す
るオフセット電圧定数設定器（81d）、上記乗算器（81
c）と直流電圧定数設定器（81d）の各出力を加算する加
算器（81e）及びその加算出力V_X＝K₁（ｉ）・ｉ＋K₂と
電圧検出器（７）による検出電圧Ｖとを比較することに
よりアーク長に応じた比較出力Ｌ（）＝Ｖ−V_Xを送出
する比較器（81f）を有し、検出電圧と検出電流に基づ
いてアーク長に応じたアーク電圧を検出する。

すなわち、アーク電圧Ｖは、アークの正特性定数をＲ
（ｉ）、アーク電流をｉ、アーク長に対する比例定数を
Ａ、アーク長を、最小電圧をＢとした時、Ｖ＝Ｒ
（ｉ）・ｉ＋Ａ＋Ｂとして表現でき、他方、回路論的
に正特性定数をK₁（ｉ）、オフセット電圧定数をK₂とし
た時、電圧V_XはV_X＝K₁（ｉ）・ｉ＋K₂として表現でき
る。従って、その比較差Ｌ（）＝Ｖ−V_Xは、Ｌ（）
＝Ｖ−V_X＝｛Ｒ（ｉ）−K₁（ｉ）｝ｉ＋Ａ＋Ｂ−K₂と
なり、Ｒ（ｉ）≒K₁（ｉ）となるように選定すれば、Ｌ
（）≒Ａ＋（Ｂ−K₂）となってアーク長のみ関数と
なり得るので、Ａ、Ｂ及びK₂の選定によって上記比較器
（85f）から出力される比較差Ｌ（）＝Ｖ−V_Xはアー
ク長信号となり実際のアーク長に対応した信号を検出で
きる。

また、上記アーク電流波形メモリ（85）のメモリ構造
としては、第11図（ａ），（ｂ）に示すように、外部入
出力部（９）から与えられるパルス群の第12図に示す如
き各パルスピーク値I_P（ｎ）、ベース電流値I_B（ｎ）、
パルス幅τ（ｎ）及びパルス間隔C_A（ｎ）をｎ＝１から
n₀まで格納する第１のメモリ領域（第11図（ａ））と、
例えば、一実施例として、第13図（ａ）に示す箱形形状
の被溶接物（54）の周囲を所定速度で溶接する際、被溶
接物（54）の中心位置から所定角度毎に区切った各溶接
領域ｍ＝１〜m₀毎の後述する学習溶接に基づいて得られ
るパルス電流群の各パルスピーク値I_P（m,n）、ベース
電流値I_B（m,n）、パルス幅τ（m,n）及びパルス間隔C_A
（m,n）を格納する第２のメモリ領域（第11図（ｂ））
とを有する。

次に、第３発明の具体的実施例について述べる。第３
発明においては、第９図の全体構成図において、短絡検
出器（82）と離脱検出器（83）及び短絡電流波形メモリ
（87）を除いたパルス溶接装置の構成を備え、演算部
（88）は、第１溶接で、外部入出力部（９）により設定
されたアーク電流波形メモリ（85）内の第１のメモリ領
域（第11図（ａ））に格納されたアーク電流波形パラメ
ータを、各溶接領域に応じて、検出アーク長信号と目標
アーク長信号との比較差に基づいて補正し、その補正に
よって波形制御されたアーク電流波形パラメータを上記
アーク電流波形メモリ（85）の第２のメモリ領域（第11
図（ｂ））に格納する格納手段と、第２溶接以後格納さ
れた上記アーク電流波形パラメータを各溶接領域に対応
して読み出し、それらアーク電流波形パラメータを、上
記検出アーク長信号と目標アーク長信号との比較差に基
づいて増減制御する制御手段とのアルゴリズムを有す
る。

次に、この第３発明に係る動作を、第13図（ａ）に示
す被溶接物（54）の周囲を溶接する場合について第14図
と第15図に示す演算部（88）のフローチャートを参照し
て説明する。

第14図は外部入出力部（９）により設定されたアーク
電流波形メモリ（85）の第11図（ａ）に示す第１のメモ
リ領域に格納されたパルス電流波形パラメルータに基づ
いて溶接を行ないつつ、検出アーク長信号と目標アーク
長信号との比較差に基づいて各溶接装置における上記ア
ーク電流波形パラメータを補正して、溶接領域に対応し
て波形制御されたアーク電流波形パラメータを上記アー
ク電流波形メモリ（85）の第11図（ｂ）に示す第２のメ
モリ領域に格納する学習溶接としての第１溶接時の動作
フローチャートを示し、また、第15図は上記第１溶接に
より第２のメモリ領域に格納されたアーク電流波形パラ
メータを各溶接領域に対応して読み出し、それらアーク
電流波形パラメータを、検出アーク長信号と目標アーク
長信号との比較差に基づいて増減制御する本溶接として
の第２溶接時の動作フローチャートを示している。

先ず、第14図に示す学習溶接たる第１溶接おいて、外
部入出力部（９）によりアーク電流波形メモリ（85）の
第１のメモリ領域及び目標アーク長メモリ（85）に、パ
ルス電流群の各パラメータI_P（ｎ）,I_B（ｎ），τ
（ｎ）,C_A（ｎ）及び目標アーク長I_O（ｎ）がインプッ
トされる。

この状態で、演算部（88）は、第13図（ａ）に示す如
く、溶接領域情報の繰り返しループｍ及び各溶接領域に
対応して出力する各パルス電流群の繰り返しループｎを
ｍ＝1,n＝１として（ステップS1〜S4）、アーク電流波
形メモリ（85）及び目標アーク長メモリ（86）からアー
ク電流波形パラメータI_P（ｎ）,I_B（ｎ），τ（１）,C_A
（１）及びL_O（１）を取り込み（ステップS5）、これら
パラメータに対応した溶接電流を比較器（89）に出力す
る（ステップS6,S7）。

このようにして演算部（88）から送出されるパルス電
流I_Oが比較器（89）に与えられ比較器（89）はオン信号
をインバータ駆動回路（２）に与えることによりインバ
ータ駆動信号がインバータ駆動回路（２）からインバー
タ回路部（１）で伝達され、インバータを駆動させる。
このインバータの駆動によって、整形された交流波形が
高周波トランス（３）に出力され、さらに、高周波トラ
ンス（３）の出力信号を高周波ダイオード（4A），（4
B）で直流波形に整流することにより、パルスアーク電
流波形ｉを溶接部つまりアーク負荷部（５）に供給して
おり、このパルスアーク電流波形ｉによって、ワイヤ電
極（52）と被溶接物（54）間にパルスアーク放電（53）
を生成し、被溶接物（54）とワイヤ電極（52）の先端部
をパルスアーク放電（53）で溶融する。

アーク長検出器（81）はこの時の電流検出器（６）と
電圧検出器（７）の検出信号I,Vに基づいてアーク長Ｌ
（）を検出し、演算部（88）に出力する。演算部（8
8）はｎ＝１の時のアーク電流通電が終了した時点、つ
まりｔ＝τ（１）＋C_A（１）を満足した時（ステップS
8）、上記検出アーク長Ｌ（）と目標アーク長メモリ
（86）内の目標アーク長L_O（１）を取り込み（ステップ
S9）、その比較差ΔＬ＝Ｌ（）−L_O（１）を演算し
（ステップS10）、アーク電流波形パラメータを下式に
従って補正する（ステップS11）。

I_P（m,n）＝I_P（ｎ）−B₁ΔＬ I_B（m,n）＝I_B（ｎ）−B₂ΔＬ τ（m,n）＝τ（ｎ）−B₃ΔＬ C_A（m,n）＝C_A（ｎ）−B₄ΔＬ （なお、B₁〜B₄は比例定数である） そして、上記補正したアーク電流波形パラメータとア
ーク電流波形メモリ（85）の第１メモリ領域に格納され
ているアーク電流波形パラメータに基づいて第２のメモ
リ領域に格納すべきパラメータを次式に従って求め格納
する（ステップS12）。

I_P（m,n）＝1/2〔I_P（m,n）＋I_P（ｎ）〕 I_B（m,n）＝1/2〔I_B（m,n）＋I_B（ｎ）〕 τ（m,n）＝1/2〔τ（m,n）＋τ（ｎ）〕 C_A（m,n）＝1/2〔C_A（m,n）＋C_A（ｎ）〕 次に、ステップS14〜S16を経て時間ｔをｔ＝０として
クリアし、パルス群の繰り返しループｎを更新すべくス
テップS4へ戻りｎ＝２とし、ｎが２以上の時は、ステッ
プS5にてアーク電流波形パラメータと目標アーク長検出
信号をそれぞれ取り込んで、アーク長検出信号Ｌ（）
と目標アーク長信号L_O（ｎ）との差ΔＬに基づきステッ
プS12と同様な式によってアーク電流波形パラメータを
補正する（ステップS17,S18）。なお、差信号ΔＬを求
める時のアーク長検出信号Ｌ（）は前回サンプル時の
（ｎ−１）時の値とする。そして、上記補正されたアー
ク電流波形パラメータに基づくパルスを出力する（ステ
ップS19,S20）。

そして、パルス出力に基づくアーク長検出信号Ｌ
（）を取り込み（ステップS21）、ステップS12に戻
り、同様にして上記補正したアーク電流波形パラメータ
とアーク電流波形メモリ（85）の第１のメモリ領域に格
納されているアーク電流波形パラメータに基づいて第２
のメモリ領域に格納すべきパラメータを求め格納する。

このような処理を各パルス電流群の最終パルスｎ＝n₀
まで各溶接領域におけるパルス群のトータル送出時間Ｔ
＝T_Cになるまで継続処理する（ステップS15,S22）。

次に、上記ステップS16またはS22において、Ｔ＝T_Cに
達した時は次の溶接領域に達するので、溶接領域の繰り
返しループを更新すべくステップS2に戻り、再び上述し
た動作を繰り返し、第13図（ａ）に示す被溶接物（54）
の形状に沿った各溶接領域に対応したパラメータのデー
タを補正し第11図（ｂ）に示す第２のメモリ領域内に格
納し、ステップS14において、Ｔ＝T_Cに達した時は、時
間Ｔ＝０にクリアし（ステップS23）、学習溶接を終了
する。第13図（ｂ）はこの時の各パルス群の出力波形を
示している。

従って、上記の如く第１溶接によりアーク電流波形メ
モリ（85）内の第２のメモリ領域に格納された各パラメ
ータは、磁気吹きによるアーク長の変動の影響を除去し
て磁気吹きによる溶融塊の離脱ミスを抑制することがで
き、各溶接領域で磁気吹きを考慮した学習された溶接電
流の波形パラメータとして格納される。

次に、第１溶接たる学習溶接の後は第15図に示す第２
溶接たる本溶接に移行する。この第15図に示す本溶接で
は第14図に示す学習溶接の動作フローと基本的には同様
であるが、異なる点は、第14図のステップS5と同様なス
テップS28において、学習溶接で学習された第11図
（ｂ）に示すアーク電流波形メモリ（85）内の第２のメ
モリ領域に格納されたアーク電流波形パラメータI_P（m,
n）,I_B（m,n），τ（m,n）,C_A（m,n）を取り込むように
なされ、またステップS11とS12がなくなり、ステップS1
8と同様なステップS39において、上記第２のメモリ領域
されたアーク電流波形パラメータを、繰り返しループの
前回のアーク長検出信号Ｌ（）と目標アーク長信号L_O
（ｎ）との差信号ΔＬに基づいて補正するようになされ
ており、その補正されたパラメータに基づいてパルスを
出力するようになされている。

従って、この第２溶接たる本溶接においては、第１溶
接で学習した溶接電流波形パラメータを基準にしたアー
ク長フィードバック制御をすることにより、磁気吹き現
象に溶融塊の離脱ミスを抑制するとともに、溶接トーチ
部で生じる外乱によるアーク長変動の抑制もでき、種々
の溶接環境下でも品質の向上が図れる。

すなわち、第３発明に係る実施例によれば、第１及び
第２発明の効果に加え、第１溶接により磁気吹きによる
アーク長の変動の影響を除去して磁気吹きによる溶融塊
の離脱ミスを抑制することができ、各溶接領域で磁気吹
きを考慮した学習された溶接電流の波形パラメータを得
ることができ、また、第１溶接で学習した溶接電流波形
パラメータを基準にしたアーク長フィードバック制御を
することにより、磁気吹き現象に溶融塊の離脱ミスを抑
制するとともに、溶接トーチ部で生じる外乱によるアー
ク長変動の抑制もでき、種々の溶接環境下でも品質の向
上が図れる。

次に、第４発明の具体的実施例について述べる。第４
発明においては、第９図の全体構成図において、離脱検
出器（83）を除いたパルス溶接装置の構成を備え、演算
部（88）は、第１溶接で学習した溶接電流の波形パラメ
ータに基づいて第２溶接の本溶接の際、短絡検出器（8
2）より短絡が検出された時に、短絡時供給する階段状
の短絡電流I_S（Ｓ）とその通電期間τ_Ｓ（Ｓ）を格納し
てなる短絡電流波形メモリ（87）から短絡電流を読み出
し通電するアルゴリズムを有する。

すなわち、短絡電流波形メモリ（87）は外部入出力部
（９）により徐々に電流値が高まる階段状の短絡電流I_S
（Ｓ）とその通電期間τ_Ｓ（Ｓ）（Ｓ＝1,2,…,S_O）が
格納されており、演算部（88）は、第８図の短絡時割込
み処理により、第２溶接時に、短絡検出器（82）より短
絡検出信号を受けた時には（ステップS81）、上記短絡
電流波形メモリ（87）から短絡電流I_S（Ｓ）とその通電
期間τ_Ｓ（Ｓ）を取り込んで出力すると共に、短絡が解
除されるまで、繰り返しループＳを更新して徐々に階段
状に高まる短絡電流を継続して供給する。そして、短絡
解除後は第15図の本溶接の短絡直前の制御に戻る（ステ
ップS82〜S86）。

従って、この第４発明の実施例によれば、予め設定し
た電流波形を短絡電流波形とアーク電流波形に分けたの
で、本溶接時に外乱により突発的に短絡が生じても即座
に短絡電流波形に切り変わるので、第３発明の効果に加
え、良好な溶接が行ない得て品質の向上が図れる効果が
ある。

次に、第５発明の具体的実施例について述べる。第５
発明においては、第９図の全体構成図において、第４発
明と同様に、離脱検出器（83）を除いたパルス溶接装置
の構成を備え、演算部（88）は、第１溶接で学習した溶
接電流の波形パラメータに基づいて第２溶接の本溶接の
際、短絡検出器（82）より短絡が検出された時に、短絡
時供給する階段状の短絡電流I_S（Ｓ）とその通電期間τ
_Ｓ（Ｓ）を格納してなる短絡電流波形メモリ（87）から
短絡電流を読み出し通電し、短絡解除後はアーク電流波
形をリセットしてからアーク電流波形の通電に移行する
アルゴリズムを有する。

すなわち、短絡電流波形メモリ（87）は外部入出力部
（９）により徐々に電流値が高まる階段状の短絡電流I_S
（Ｓ）とその通電期間τ_Ｓ（Ｓ）（Ｓ＝1,2,…,S_O）が
格納されており、演算部（88）は、第17図の短絡時割込
み処理により、第２溶接時に、短絡検出器（82）より短
絡検出信号を受けた時には（ステップS91）、上記短絡
電流波形メモリ（87）から短絡電流I_S（Ｓ）とその通電
期間τ_Ｓ（Ｓ）を取り込んで出力すると共に、短絡が解
除されるまで、繰り返しループＳを更新して徐々に階段
状に高まる短絡電流を継続して供給する。そして、短絡
解除後は、アーク電流波形をリセットしてから、第15図
の本溶接に示すｎ＝０時のアーク電流波形の通電に移行
する（ステップS92〜S97）。

従って、この第５発明の実施例によれば、短絡が生じ
た時、即座に短絡電流を流し、かつ短絡解除後アーク電
流波形をリセットしてからアーク電流波形を通電するよ
うにしたので、短絡移行アーク溶接法においても第３発
明と同様の効果が得られる。

次に、第６発明の具体的実施例について述べる。第６
発明においては、第９図の全体構成図に示す全ての構成
を備え、演算部（88）は、第３と第４発明において第１
溶接で学習した溶接電流の波形パラメータに基づいて第
２溶接の本溶接の際、ワイヤ電極先端に形成された溶融
塊の離脱を検出する離脱検出器（83）の検出信号を受け
て、離脱後の電流の電荷量を検出し、電荷量が所定値以
上の時に最小ベース電流を通電するアルゴリズムを有す
る。

すなわち、第18図は第15図の本溶接におけるステップ
S39ないしステップS41に対応するフローチャートを示す
もので、離脱検出器（83）による離脱検出信号を受けた
時（ステップS101,S102）には、電荷量Ｑをリセットし
た後、離脱後の電荷量を検出し所定値Q_O以上となった時
には最小ベース電流I_B（m,n）を出力する（ステップS10
5）ようになっている。なお、離脱経験後はステップS10
1からS104へ直ちに移り、またステップS102とS104でノ
ーと判定された時はステップS106、ステップS107に移
り、各パラメータをそれぞれ補正すると共に、ステップ
S107の後はステップS108にて電荷量ＱをＱ＝Ｑ＋I_P（m,
n）×τ（m,n）の式に従って補正する。その他は第15図
の動作フローチャートと同様である。

従って、この第６発明の実施例によれば、第３発明と
第４発明の実施例の効果に加え、離脱時刻からの電流の
電荷量を検出し、検出した電荷量が所定値に達すると電
流を下げるようにしたので、離脱時の溶融塊の溶融量を
略一定化でき、より規則的な溶接が行なえる効果があ
る。

溶接の本溶接の際、ワイヤ電極先端に形成された溶融
塊の離脱を検出する離脱検出器（83）の検出信号を受け
て、離脱後の電流の電荷量を検出し、電荷量が所定値以
上の時に最小ベース電流を通電するアルゴリズムを有す
る。

すなわち、第18図は第15図の本溶接におけるステップ
S39ないしステップS41に対応するフローチャートを示す
もので、離脱検出器（83）による離脱検出信号を受けた
時（ステップS101,,S102）には、電荷量Ｑをリセットし
た後、離脱後の電荷量を検出し所定値Q_O以上となった時
には最小ベース電流I_B（m,n）を出力する（ステップS10
5）ようになっている。なお、離脱経験後はステップS10
1からS104へ直ちに移り、またステップS102とS104でノ
ーと判定された時はステップS106、ステップS107に移
り、各パラメータをそれぞれ補正すると共に、ステップ
S107の後はステップS108にて電荷量ＱをＱ＝Ｑ＋I_P（m,
n）×τ（m,n）の式に従って補正する。その他は第15図
の動作フローチャートと同様である。

従って、この第６発明の実施例によれば、第３発明と
第４発明の実施例の効果に加え、離脱時刻からの電流の
電荷量を検出し、検出した電荷量が所定値に達すると電
流を下げるようにしたので、離脱時の溶融塊の溶融量を
略一定化でき、より規則的な溶接が行なえる効果があ
る。

次に、第７発明の具体的実施例について述べる。第７
発明においては、第９図の全体構成図において、短絡検
出器（82）と離脱検出器（83）及び短絡電流波形メモリ
（87）を除いたパルス溶接装置の構成を備え、演算部
（88）は、第１溶接で、外部入出力部（９）により予め
設定されたアーク電流波形パラメータに基づく電流波形
で溶接しその溶接時の検出アーク長信号に基づき補正し
て学習された目標アーク長信号を上記目標アーク長メモ
リ（86）に書き換え格納する格納手段と、第２溶接以
後、上記アーク電流波形パラメータと上記学習された目
標アーク長信号を読み出し、それらアーク電流波形パラ
メータを、上記検出アーク長信号と学習された目標アー
ク長信号との比較差に基づいて増減制御する制御手段と
のアルゴリズムを有する。

この第７発明に係る動作を、第19図と第20図に示す演
算部（88）のフローチャートを参照して説明する。

第19図は外部入出力部（９）により設定されたアーク
電流波形メモリ（85）に格納されたパルス電流波形パラ
メルータに基づいて溶接を行ないつつ、その溶接時に検
出される検出アーク長信号Ｌ（）に基づき外部入出力
部（９）により目標アーク長メモリ（86）に予め設定さ
れた目標アーク長信号L_O（ｎ）をL_O（ｎ）＝1/2［L
_O（ｎ）＋Ｌ（）］に基づき補正して、目標アーク長
メモリ（86）内に書き換え格納する学習溶接としての第
１溶接時の動作フローチャートを示し、また、第20図は
上記第１溶接により目標アーク長メモリ（86）に書き換
え格納された学習された目標アーク長信号を読み出し、
アーク電流波形パラメータを、検出アーク長信号と学習
された目標アーク長信号との比較差に基づいて増減制御
する本溶接としての第２溶接時の動作フローチャートを
示している。

先ず、第19図に示す学習溶接たる第１溶接において、
外部入出力部（９）によりアーク電流波形メモリ（85）
及び目標アーク長メモリ（86）に、パルス電流群の各パ
ラメータI_P（ｎ）,I_B（ｎ），τ（ｎ）,C_A（ｎ）及び目
標アーク長L_O（ｎ）がインプットされる。

この状態で、演算部（88）は、パルス電流群の繰り返
しループｎをｎ＝１として（ステップS1,S2）、アーク
電流波形メモリ（85）及び目標アーク長メモリ（86）か
らアーク電流波形パラメータI_P（ｎ）,I_B（ｎ），τ
（１）,C_A（１）及びL_O（１）を取り込み（ステップS
3）、これらパラメータに対応した溶接電流を比較器（8
9）に出力する（ステップS4,S5）。

このようにして演算部（88）から送出されるパルス電
流I_Oが比較器（89）に与えられ比較器（89）はオン信号
をインバータ駆動回路（２）に与えることによりインバ
ータ駆動信号がインバータ駆動回路（２）からインバー
タ回路部（１）へ伝達され、インバータを駆動させる。
このインバータの駆動によって、整形された交流波形が
高周波トランス（３）に出力され、さらに、高周波トラ
ンス（３）の出力信号を高周波ダイオード（4A），（4
B）で直流波形に整流することにより、パルスアーク電
流波形ｉを溶接部つまりアーク負荷部（５）に供給して
おり、このパルスアーク電流波形ｉによって、ワイヤ電
極（52）と被溶接物（54）間にパルスアーク放電（53）
を生成し、被溶接物（54）とワイヤ電極（52）の先端部
をパルスアーク放電（53）で溶融する。

アーク長検出器（81）はこの時の電流検出器（６）と
電圧検出器（７）の検出信号I,Vに基づいてアーク長Ｌ
（）を検出し、演算部（88）に出力する。演算部（8
8）はｎ＝１の時のアーク電流通電が終了した時点、つ
まりｔ＝τ（１）＋C_A（１）を満足した時（ステップS
6）、上記検出アーク長Ｌ（）を取り込み（ステップS
7）、目標アーク長信号L_O（ｎ）を下式に従って補正す
るとともに、目標アーク長メモリ（86）内の目標アーク
長信号L_O（ｎ）を書き換え格納する（ステップS8）。

次に、ステップS9〜S11を経て時間ｔをｔ＝０として
クリアし、パルス群の繰り返しループｎを更新すべくス
テップS2へ戻りｎ＝２とし、ｎが２以上の時は、ステッ
プS3にてアーク電流波形パラメータと目標アーク長検出
信号をそれぞれ取り込んで、アーク長検出信号Ｌ（）
と目標アーク長信号L_O（ｎ）との差ΔＬに基づき下式の
ようにアーク電流波形パラメータを補正する（ステップ
S13,S14）。

I_P（ｎ）＝I_P（ｎ）−B₁ΔＬ I_B（ｎ）＝I_B（ｎ）−B₂ΔＬ τ（ｎ）＝τ（ｎ）−ＢΔ₃L C_A（ｎ）＝C_A（ｎ）−ＢΔ₄L （なお、B₁〜B₄は比例定数である） なお、差信号ΔＬを求める時のアーク長検出信号Ｌ
（）は前回サンプル時の（ｎ−１）時の値とする。そ
して、上記補正されたアーク電流波形パラメータに基づ
くパルスを出力する（ステップS14,S15）。

そして、ステップS7に戻ってパルス出力に基づくアー
ク長検出信号Ｌ（）を取り込み、ステップS8にて同様
にして目標アーク長メモリ（86）に格納されている目標
アーク長信号を補正して書き換えられた値を格納する。

このような処理を各パルス電流群の最終パルスｎ＝n_O
まで継続処理する（ステップS10〜S12）。

従って、上記の如く第１溶接により目標アーク長メモ
リ（86）内に格納された目標アーク長信号は、磁気吹き
によるアーク長の変動の影響を除去して磁気吹きによる
溶融塊の離脱ミスを抑制することができ、磁気吹きを考
慮した学習された目標アーク長信号として格納される。

次に、第１溶接たる学習溶接の後は第20図に示す第２
溶接たる本溶接に移行する。この第20図に示す本溶接で
は第19図に示す学習溶接の動作フローと基本的には同様
であるが、異なる点は、第19図のステップS3と同様なス
テップS18において、学習溶接で学習された目標アーク
長メモリ（86）内に格納された目標アーク長信号L
_O（ｎ）を取り込むようになされ、またステップS8がな
くなり、ステップS14と同様なステップS27において、上
記アーク電流波形パラメータを、繰り返しループの前回
のアーク長検出信号Ｌ（）と目標アーク長信号L
_O（ｎ）との差信号ΔＬに基づいて下式のように補正す
るようになされており、その補正されたパラメータに基
づいてパルスを出力するようになされている。

I_P（ｎ）＝I_P（ｎ）−B₁ΔＬ I_B（ｎ）＝I_B（ｎ）−B₂ΔＬ τ（ｎ）＝τ（ｎ）−ＢΔ₃L C_A（ｎ）＝C_A（ｎ）−ＢΔ₄L （なお、B₁〜B₄は比例定数である） 従って、この第２溶接たる本溶接においては、第１溶
接で学習した目標アーク長信号になるように電流波形を
制御することにより、磁気吹き現象に溶融塊の離脱ミス
を抑制するとともに、溶接トーチ部で生じる外乱による
アーク長変動の抑制もでき、種々の溶接環境下でも品質
の向上が図れる。

すなわち、第７発明に係る実施例によれば、第１発明
及び第２発明の効果に加え、第１溶接により磁気吹きに
よるアーク長の変動の影響を除去して磁気吹きによる溶
融塊の離脱ミスを抑制することができ、各溶接領域で磁
気吹きを考慮した学習された目標アーク長信号を得るこ
とができ、また、第１溶接で学習した目標アーク長信号
を基準にした電流波形の制御をすることにより、磁気吹
き現象に溶融塊の離脱ミスを抑制するとともに、溶接ト
ーチ部で生じる外乱によるアーク長変動の抑制もでき、
種々の溶接環境下でも品質の向上が図れる。

次に、第８発明の具体的実施例について述べる。第８
発明においては、第９図の全体構成図において、離脱検
出器（83）を除いたパルス溶接装置の構成を備え、演算
部（88）は、第１溶接で学習した溶接電流の波形パラメ
ータに基づいて第２溶接の本溶接の際、短絡検出器（8
2）より短絡が検出された時に、短絡時供給する階段状
の短絡電流I_S（Ｓ）とその通電期間τ_Ｓ（Ｓ）を格納し
てなる短絡電流波形メモリ（87）から短絡電流を読み出
し通電するアルゴリズムを有する。

すなわち、短絡電流波形メモリ（87）は外部入出力部
（９）により徐々に電流値が高まる階段状の短絡電流I_S
（Ｓ）とその通電期間τ_Ｓ（Ｓ）（Ｓ＝1,2,…,S_O）が
格納されており、演算部（88）は、第21図の短絡時割込
み処理により、第２溶接時に、短絡検出器（82）より短
絡検出信号を受けた時には（ステップS81）、上記短絡
電流波形メモリ（87）から短絡電流I_S（Ｓ）とその通電
期間τ_Ｓ（Ｓ）を取り込んで出力すると共に、短絡が解
除されるまで、繰り返しループＳを更新して徐々に階段
状に高まる短絡電流を継続して供給する。そして、短絡
解除後は第20図の本溶接の短絡直前の制御に戻る（ステ
ップS82〜S86）。

従って、この第８発明の実施例によれば、予め設定し
た電流波形を短絡電流波形とアーク電流波形に分けたの
で、本溶接時に外乱により突発的に短絡が生じても即座
に短絡電流波形に切り変わるので、第７発明の効果に加
え、良好な溶接が行ない得て品質の向上が図れる効果が
ある。

次に、第９発明の具体的実施例について述べる。第９
発明においては、第９図の全体構成図において、第８発
明と同様に、離脱検出器（83）を除いたパルス溶接装置
の構成を備え、演算部（88）は、第１溶接で学習した溶
接電流の波形パラメータに基づいて第２溶接の本溶接の
際、短絡検出器（82）より短絡が検出された時に、短絡
時供給する階段状の短絡電流I_S（Ｓ）とその通電期間τ
_Ｓ（Ｓ）を格納してなる短絡電流波形メモリ（87）から
短絡電流を読み出し通電し、短絡解除後はアーク電流波
形をリセットしてからアーク電流波形の通電に移行する
ようしてなる。

すなわち、短絡電流波形メモリ（87）は外部入出力部
（９）により徐々に電流値が高まる階段状の短絡電流I_S
（Ｓ）とその通電期間τ_Ｓ（Ｓ）（Ｓ＝1,2,…,S_O）が
格納されており、演算部（88）は、第22図の短絡時割込
み処理により、第２溶接時に、短絡検出器（82）より短
絡検出信号を受けた時には（ステップS91）、上記短絡
電流波形メモリ（87）から短絡電流I_S（Ｓ）とその通電
期間τ_Ｓ（Ｓ）を取り込んで出力すると共に、短絡が解
除されるまで、繰り返しループＳを更新して徐々に階段
状に高まる短絡電流を継続して供給する。そして、短絡
解除後は、アーク電流波形をリセットしてから、第20図
の本溶接に示すｎ＝０時のアーク電流波形の通電に移行
する（ステップS92〜S97）。

従って、この第９発明の実施例によれば、短絡が生じ
た時、即座に短絡電流を流し、かつ短絡解除後アーク電
流波形をリセットしてからアーク電流波形を通電するよ
うにしたので、短絡移行アーク溶接法においても第７発
明と同様の効果が得られる。

次に、第10発明の具体的実施例について述べる。第10
発明においては、第９図の全体構成図に示す全ての構成
を備え、演算部（88）は、第７と第８発明において第１
溶接で学習した溶接電流の波形パラメータに基づいて第
２溶接の本溶接の際、ワイヤ電極先端に形成された溶融
塊の離脱を検出する離脱検出器（83）の検出信号を受け
て、離脱後の電流の電荷量を検出し、電荷量が所定値以
上の時に最小ベース電流を通電するようになされてい
る。

すなわち、第23図は第20図の本溶接におけるステップ
S27の部分に対応するフローチャートを示すもので、離
脱検出器（83）による離脱検出信号を受けた時（ステッ
プS101,S102）には、電荷量Ｑをリセットした後、離脱
後の電荷量を検出し所定値Q_O以上となった時には最小ベ
ース電流I_B（ｎ）を出力する（ステップS105）ようにな
っている。なお、離脱経験後はステップS101からS104へ
直ちに戻り、またステップS102とS104でノーと判定され
た時はステップS106、ステップS107に移り、各パラメー
タをそれぞれ補正すると共に、ステップS107の後はステ
ップS108にて電荷量ＱをＱ＝Ｑ＋I_P（ｎ）×τ（ｎ）の
式に従って補正する。その他は第20図の動作フローチャ
ートと同様である。

従って、この第10発明の実施例によれば、第７発明と
第８発明の実施例の効果に加え、離脱時刻からの電流の
電荷量を検出し、検出した電荷量が所定値に達すると電
流を下げるようにしたので、離脱時の溶融塊の溶融量を
略一定化でき、より規則的な溶接が行なえる効果があ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水野 正紀 愛知県名古屋市東区矢田南５丁目１番14 号 三菱電機株式会社 名古屋製作所内 (72)発明者 加藤 義明 愛知県名古屋市東区矢田南５丁目１番14 号 三菱電機株式会社 名古屋製作所内 (72)発明者 長野 修 愛知県名古屋市東区矢田南５丁目１番14 号 三菱電機株式会社 名古屋製作所内

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】被溶接物を溶融する電流と、ベース電流も
   しくは短絡電流とを交互に溶接負荷部に供給して溶接を
   行なうパルス溶接装置において、溶接負荷部に、１つの
   パルス電流波形を、１種類以上のパルス幅を有し、１種
   類以上のパルス間隔で配列してなる複数個のパルス電流
   の集合群に分割したパルス群を周期毎に繰り返しこれに
   連続したベース電流を重畳して得た所望のパルス電流群
   を供給するアーク溶接電源と、このアーク溶接電源の出
   力を検出する電圧検出回路と、この電圧検出回路の出力
   信号を入力する平滑回路と、所望の出力電圧を設定する
   電圧設定回路とを備えると共に、上記アーク溶接電源に
   対し所望の出力電流に相当する電圧信号を出力するデジ
   タルアナログ変換回路と、上記電圧設定回路の出力信号
   を入力とする第１のアナログデジタル変換回路と、上記
   平滑回路の出力信号を入力とする第２のアナログデジタ
   ル変換回路と、上記デジタルアナログ変換回路の複数の
   ビットの入力信号線に接続された複数のビットの出力信
   号線を有するデータラッチ回路と、このデータラッチ回
   路の複数ビットの入力信号線、上記第１のアナログデジ
   タル変換回路の複数のビットの出力信号線及び上記第２
   のアナログデジタル変換回路の複数ビットの出力信号線
   がそれぞれ共通のデータバスを介して接続されているCP
   Uとでなるマイクロコンピュータ化したデジタル回路を
   備え、上記CPUは、上記アーク溶接電源がベース電流の
   もしくは短絡電流を出力している期間に、一定時間毎に
   アーク溶接電源の平均出力電圧に相当するデジタルデー
   タV_FBAと、所望の出力電圧に相当するデジタルデータVs
   etとを比較演算して比較演算した結果によりベース電流
   もしくは短絡電流の持続もしくはベース電流または短絡
   電流に代えて上記パルス電流群を出力するアルゴリズム
   に基づく動作を行うことを特徴とするパルス溶接装置。
2. 【請求項２】請求の範囲第１項記載のパルス溶接装置に
   おいて、上記CPUは、上記第１と第２のアナログデジタ
   ル変換回路を内蔵するワンチップCPUでなることを特徴
   とするパルス溶接装置。
3. 【請求項３】請求の範囲第１項記載のパルス溶接装置に
   おいて、上記CPUは、ROMを内蔵するワンチップCPUでな
   ることを特徴とするパルス溶接装置。
4. 【請求項４】請求の範囲第１項記載のパルス溶接装置に
   おいて、上記CPUは、上記第１と第２のアナログデジタ
   ル変換回路及びROMを内蔵するワンチップCPUでなること
   を特徴とするパルス溶接装置。
5. 【請求項５】請求の範囲第１項ないし第４項のいずれか
   に記載のパルス溶接装置において、上記電圧検出回路の
   出力信号を入力とし、複数ビットの出力信号線が上記デ
   ータバスに接続されている第３のアナログデジタル変換
   回路を備え、上記CPUは、上記アーク溶接電源がベース
   電流もしくは短絡電流を出力している期間に、一定期間
   毎に上記アルゴリズムに基づく動作を行なうとともに、
   アーク溶接電源の瞬時出力電圧に相当するデジタルデー
   タV_FBMと、上記所望のデジタルデータVsetに対してV_max
   ＞VsetであるデジタルデータV_maxとを演算比較して、V
   _FBM＜V_maxならばベース電流もしくは短絡電流を持続
   し、V_FBM≧V_maxである時に限り、ベース電流もしくは短
   絡電流に代えてそれより大きい値を持つ第２のベース電
   流もしくは短絡電流を出力するアルゴリズムに基づく動
   作を行うことを特徴とするパルス溶接装置。
6. 【請求項６】請求の範囲第５項記載のパルス溶接装置に
   おいて、上記CPUは第３のアナログデジタル変換回路を
   内蔵するワンチップCPUでなることを特徴とするパルス
   溶接装置。
7. 【請求項７】ワイヤ電極先端と被溶接物間のアーク長に
   相当する信号を検出するアーク長検出器を備えると共
   に、パルス電流群に対応した目標アーク長信号を格納す
   る目標アーク長メモリと、パルス電流群の各パルスピー
   ク値とベース電流値とパルス幅及びパルス間隔のアーク
   電流波形パラメータを格納するアーク電流波形メモリ
   と、上記検出アーク長信号と目標アーク長信号との比較
   差に基づいて上記アーク電流波形パラメータを補正して
   波形制御されたパルス電流群のアーク電流信号を送出す
   る演算部とでなるマイクロコンピュータ化したデジタル
   回路を備え、上記演算部は、第１溶接で溶接領域に対応
   して波形制御されたアーク電流波形パラメータを上記ア
   ーク電流波形メモリに格納する格納手段と、第２溶接以
   後格納された上記アーク電流波形パラメータを各溶接領
   域に対応して読み出し、それらアーク電流波形パラメー
   タを、上記検出アーク長信号と目標アーク長信号との比
   較差に基づいて増減制御する制御手段とでなることを特
   徴とするパルス溶接装置。
8. 【請求項８】請求の範囲第７項記載のパルス溶接装置に
   おいて、上記アーク長検出器は、アーク負荷部に流れる
   電流を電流検出器を介して取り込み、これに所定の正特
   性定数を掛けてアーク電圧の正特性定数を求める乗算
   器、所定のオフセット電圧定数を設定する直流電圧定数
   設定器、上記乗算器と直流電圧定数設定器の各出力を加
   算する加算器、及びその加算出力とアーク負荷部の電極
   間電圧を検出する電圧検出器による検出電圧とを比較す
   ることによりアーク長に応じた比較出力を送出する比較
   器で構成したことを特徴とするパルス溶接装置。
9. 【請求項９】請求の範囲第７項または第８項記載のパル
   ス溶接装置において、短絡を検出する短絡検出器を備え
   ると共に、マイクロコンピュータ化したデジタル回路内
   に、短絡時供給する短絡電流を格納する短絡電流波形メ
   モリを備え、演算部は、短絡検出器の検出信号に基づき
   短絡電流波形メモリに格納された短絡電流を読み出し短
   絡電流波形を通電するアルゴリズムに基づく動作を行う
   ことを特徴とするパルス溶接装置。
10. 【請求項１０】請求の範囲第９項記載のパルス溶接装置
    において、演算部は、短絡検出器の検出信号に基づき短
    絡電流波形メモリに格納された短絡電流を読み出し短絡
    電流波形を通電すると共に、上記短絡検出器による短絡
    解除信号を受けた時はアーク電流波形をリセットしてか
    らアーク電流波形の通電に移行するアルゴリズムに基づ
    く動作を行うことを特徴とするパルス溶接装置。
11. 【請求項１１】請求の範囲第７項ないし第９項のいずれ
    かに記載のパルス溶接装置において、ワイヤ電極先端に
    形成された溶融塊の離脱を検出する離脱検出器を備え、
    上記演算部は、第１溶接で学習した溶接電流の波形パラ
    メータに基づいて第２溶接の本溶接の際、上記離脱検出
    器の検出信号を受けて離脱後の電流の電荷量を検出し電
    荷量が所定値以上の時に最小ベース電流を通電するアル
    ゴリズムに基づく動作を行うことを特徴とするパルス溶
    接装置。
12. 【請求項１２】請求の範囲第７項または第８項に記載の
    パルス溶接装置において、上記演算部は、第１溶接で予
    め設定されたアーク電流波形パラメータに基づく電流波
    形で溶接しその溶接時の検出アーク長信号に基づき補正
    して学習された目標アーク長信号を上記目標アーク長メ
    モリに書き換え格納する格納手段と、第２溶接以後格納
    された上記アーク電流波形パラメータと上記学習された
    目標アーク長信号を読み出し、それらアーク電流波形パ
    ラメータを、上記検出アーク長信号と学習された目標ア
    ーク長信号との比較差に基づいて増減制御する制御手段
    とでなることを特徴とするパルス溶接装置。
13. 【請求項１３】請求の範囲第12項記載のパルス溶接装置
    において、短絡を検出する短絡検出器を備え、演算部
    は、短絡検出器の検出信号に基づき短絡電流波形メモリ
    に格納された短絡電流を読み出し短絡電流波形を通電す
    るアルゴリズムに基づく動作を行うことを特徴とするパ
    ルス溶接装置。
14. 【請求項１４】請求の範囲第13項記載のパルス溶接装置
    において、演算部は、短絡検出器の検出信号に基づき短
    絡電流波形メモリに格納された短絡電流を読み出し短絡
    電流波形を通電すると共に、上記短絡検出器による短絡
    解除信号を受けた時は、アーク電流波形をリセットして
    からアーク電流波形の通電に移行するアルゴリズムに基
    づく動作を行うことを特徴とするパルス溶接装置。
15. 【請求項１５】請求の範囲第12項または第13項に記載の
    パルス溶接装置において、ワイヤ電極先端に形成された
    溶融塊の離脱を検出する離脱検出器を備え、上記演算部
    は、第１溶接で学習した溶接電流の波形パラメータに基
    づいて第２溶接の本溶接の際、上記離脱検出器の検出信
    号を受けて離脱後の電流の電荷量を検出し電荷量が所定
    値以上の時に最小ベース電流を通電するアルゴリズムに
    基づく動作を行うことを特徴とするパルス溶接装置。