JP2581534B2 - Arithmetic circuit - Google Patents
Arithmetic circuitInfo
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Description
【発明の詳細な説明】 技術分野 本発明は誤り訂正符号等に用いられるガロア体GF
（2n）に係り、特にその乗除算に用いられるmod（2n−
１）の演算回路に関する。Description: TECHNICAL FIELD The present invention relates to a Galois field GF used for an error correction code or the like.
(2 n ), and in particular, mod (2 n −
It relates to the arithmetic circuit of 1).
従来技術 一般に、符号化または復号化・訂正装置にあっては誤
り訂正符号としてガロア体GF（2n）が用いられており、
そのガロア体GF（2n）における乗除算をガロア体GF
（2n）の元を原始根αのべき形に変換したmod（2n−
１）の加減算により求めるようにしている。2. Description of the Related Art Generally, in an encoding or decoding / correction device, a Galois field GF (2 n ) is used as an error correction code.
The multiplication and division in the Galois field GF (2 n )
Mod (2 n −) which is obtained by converting the element of (2 n ) to the power form of primitive root α
It is determined by addition and subtraction in 1).
従来、例えばｎ＝２のときのmod3の加算を行なわせる
には第３図ち示すように構成されたmod（2n−１）の演
算回路が用いられている。すなわち、それはＡ（A2,
A1）、Ｂ（B2,B1）からなる２ビット分の第１の全加算
器ADD1と同じく２ビット分の第２の全加算器ADD2とから
なり、第１の全加算器ADD1の桁上げ出力C2を第２の全加
算器ADD2の桁上げ入力C0′に与え、また第１の全加算器
ADD1におけるA,Bの加算出力Σ1,Σ２を第２の全加算器A
DD2の一方のビット入力A1′,A2′となるようにするとと
もに、第２の全加算器ADD2における他方入力の最下位ビ
ットB1′にはアンド回路を通して第１の全加算器ADD1の
加算出力Σ1,Σ２が全て“1"のときに“1"が与えられ、
また他のビットB2′には“0"が入力されるようにし、そ
の第２の全加算器ADD2における加算出力Σ１′，Σ２′
をmod（2n−１）の演算結果とするようにしている。な
お、そのときの加算表を表１に示している。Conventionally, for example, in order to perform addition of mod3 when n = 2, an arithmetic circuit of mod (2 n -1) configured as shown in FIG. 3 is used. That is, it is A (A 2 ,
A 1 ) and B (B 2 , B 1 ), each consisting of a first full adder ADD1 for two bits and a second full adder ADD2 for two bits. It gives the carry output C 2 to the second carry input C 0 of the full adder ADD2 ', also the first full adder
The addition outputs Σ 1 , Σ 2 of A, B in ADD1
One of the bit inputs A 1 ′, A 2 ′ of DD2 is provided, and the least significant bit B 1 ′ of the other input of the second full adder ADD2 is connected to the first full adder ADD1 through an AND circuit. When the addition outputs Σ 1 and Σ 2 are all “1”, “1” is given,
The other bits B 2 'The so "0" is input, the addition output sigma 1 at the second full adder ADD2', sigma 2 '
Is the calculation result of mod (2 n -1). Table 1 shows the addition table at that time.
この例からもわかるように、従来のmod（2n−１）の
演算回路では第１の全加算器ADD1の出力ビットが全て
“1"であるか否かを判定する手段を必要とし、特にｎの
値が大きい場合には回路規模を増大させてしまう。 As can be seen from this example, the conventional mod (2 n -1) arithmetic circuit requires a means for determining whether or not all the output bits of the first full adder ADD1 are "1". When the value of n is large, the circuit scale increases.
目的 本発明は以上の点を考慮してなされたもので、第１の
全加算器の出力ビットが全て“1"であるか否かを判定す
る手段を設けることなく全体の回路構成を簡単にしたガ
ロア体GF（2n）におけるmod（2n−１）の演算回路を提
供するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and can simplify the entire circuit configuration without providing means for determining whether or not all output bits of the first full adder are "1". And an arithmetic circuit for mod (2 n −1) in the Galois field GF (2 n ).
構成 本発明ではその目的を達成するため、ｎビットの第１
の全加算器における最下位ビットの桁上げ入力に常に
“1"を与え、その第１の全加算器における最下位ビット
の桁上げ出力端と同じくｎビットの第２の全加算器にお
ける最下位ビットの桁上げ入力端とを接続し、その第２
の全加算器において前記第１の全加算器の加算出力とｎ
ビット全てが“1"である数値とを加算させた結果をmod
（2n−１）の演算結果とするようにしたものである。Configuration In the present invention, in order to achieve the object, an n-bit first
Is always given "1" to the carry input of the least significant bit of the full adder, and the least significant bit of the n-bit second full adder is the same as the carry output of the least significant bit of the first full adder To the carry input of the bit
Of the first full adder and n
Mod is the result of adding the value with all bits being "1"
The calculation result is (2 n -1).
以下、添付図面を参照して本発明の一実施例について
詳述する。Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
いま説明を簡単にするために、ガロア体GF（2n）にお
けるｎ＝２のときのmod3の加算を行なわせる場合につい
て詳述する。For the sake of simplicity, a case will be described in which the addition of mod3 when n = 2 in the Galois field GF (2 n ) is performed.
第１図はそのときのmod（2n−１）の演算回路の構成
を示すもので、Ａ（A2,A1）、Ｂ（B2,B1）からなる２ビ
ット分の第１の全加算器ADD1と同じく２ビット分の第２
の全加算器ADD2とからなり、第１の全加算器ADD1におけ
る最下位ビットの桁上げ入力C0に常に“1"を与えるとと
もに、その第１の全加算器ADD1における最上位ビットの
桁上げ出力C2を同じくｎビットの第２の全加算器ADD2に
おける最下位ビットの桁上げ入力C0′に与え、その第２
の全加算器ADD2において第１の全加算器ADD1の加算出力
Σ1,Σ２と全ビット“1"の数値（この場合にはＢ′＝
１、Ｂ′＝１でＢ＝３）とを加算させた結果Σ１′，Σ
２′をmod3の演算結果とするようにしている。FIG. 1 shows the configuration of the arithmetic circuit of mod (2 n -1) at that time, and the first 2 bits consisting of A (A 2 , A 1 ) and B (B 2 , B 1 ). Second for 2 bits as in full adder ADD1
Full adder consists ADD2 Prefecture, first with always give "1" to the carry input C 0 of the least significant bit in the full adders ADD1, the carry of the most significant bit in its first full adder ADD1 of It is given to a carry input C 0 'of the least significant bit in the second full adder ADD2 of same n-bit output C 2, the second
Full adder sum output sigma 1 of the first full adder ADD1 in ADD2, sigma 2 and figures all bits "1" (this is the case B '=
1, B ′ = 1 and B = 3) and { 1 ′, Σ
2 ′ is set as the result of the operation of mod3.
このように構成されたものにあって、各全加算器ADD
1、ADD2における加算内容を下記表２ないし表５にかか
げられた各真理値表に基いて説明する。In such a configuration, each full adder ADD
1. The contents of addition in ADD2 will be described based on each truth table shown in Tables 2 to 5 below.
すなわち、第１の全加算器ADD1における加算は表２お
よび表３に示された真理値表にしたがって行なわれる。That is, the addition in the first full adder ADD1 is performed according to the truth tables shown in Tables 2 and 3.
その際表２より、 Σ１＝A1B1１ …（１） C1＝A1＋B1 …（２） また、表３より Σ２＝A2B2C1 …（３） C2＝A2・B2＋A2・C1＋B2・C1 …（４） となる。 At this time, from Table 2, １ 1 = A 1 B 11 1 (1) C 1 = A 1 + B 1 (2) From Table 3, Σ 2 = A 2 B 2 C 1 (3) C 2 = a 2 · B 2 + a 2 · C 1 + B 2 · C 1 ... (4) become.
ただし、は排他的論理和、＋は論理和をそれぞれ表
わしている。以下同様である。Here, indicates exclusive OR, and + indicates OR. The same applies hereinafter.
また第２の全加算器ADD2における加算は表４および表
５に示された真理値表にしたがって行なわれる。The addition in the second full adder ADD2 is performed according to the truth tables shown in Tables 4 and 5.
その際表４より、 Σ１′＝Σ１１C1 …（５） C1′＝Σ１・C1 …（６） また、表５より Σ２′＝Σ２１C1′ …（７） となる。 Than its revaluation 4, also Σ 1 '= Σ 1 1C 1 ... (5) C 1' = Σ 1 · C 1 ... (6), 2 from Table 5 Σ '= Σ 2 1C 1 ' ... (7) Become.
このように上記（５），（６）式によりそれぞれ得ら
れるmod3の加算結果Σ１′，Σ２′は前記表１にかかげ
た加算表と一致する。As described above, the addition results Σ 1 ′ and Σ 2 ′ of mod3 obtained by the above equations (5) and (6) match the addition tables shown in Table 1 above.
また第２図に本発明によるmod（2n−１）の演算回路
をｎビットに拡張したときの回路構成例を示している。FIG. 2 shows a circuit configuration example when the mod (2 n -1) arithmetic circuit according to the present invention is extended to n bits.
ここでは１ビットの加算器をｎビット分カスケード接
続させた第１の全加算器ADD1と、同じく１ビットの加算
器をｎビット分カスケード接続させた第２の全加算器AD
D2とからなり、第１の全加算器ADD1における最下位ビッ
トの桁上げ入力C0に常に“1"を与えるとともに、その第
１の全加算器ADD1における最上位ビットと桁上げ出力Cn
を第２の全加算器ADD2における最下位ビットの桁上げ入
力C0′に与え、その第２の全加算器ADD2において第１の
全加算器ADD1の加算出力Σ１〜Σｎと全ビット“1"の数
値とを加算させた結果Σ１′〜Σｎ′をmod（2n−１）
の演算結果とするようにしている。Here, a first full adder ADD1 in which 1-bit adders are cascaded by n bits and a second full adder AD in which 1-bit adders are cascaded by n bits
Consists D2 Prefecture, first with give always "1" to the carry input C 0 of the least significant bit in the full adders ADD1, the first full adder MSB and the carry in ADD1 output C n
The given to the second carry input C 0 of the least significant bit in the full adders ADD2 ', the second addition outputs Σ 1 ~Σ n and all the bits of the first full adder ADD1 in the full adders ADD2 " The result 加 算1 ′ to ｎ n ′ obtained by adding the numerical value of 1 ”to mod (2 n −1)
Is calculated.
効果 以上、本発明によるmod（2n−１）の演算回路にあっ
ては、従来のように第１の全加算回路の出力ビットが全
て“1"であるか否かを判定する手段を設ける必要がなく
なり、そのため全体の回路構成が簡素化され、特にビッ
ト数が多くなる場合に有効なものとなるという優れた利
点を有している。Effect As described above, the arithmetic circuit of mod (2 n -1) according to the present invention is provided with means for determining whether or not all the output bits of the first full adder circuit are "1" as in the related art. This eliminates the necessity, thereby simplifying the entire circuit configuration, and has an excellent advantage that it is effective particularly when the number of bits is large.
第１図は本発明によるmod（2n−１）の演算回路の一実
施例を示すブロック構成図、第２図は同じく本発明の他
の実施例を示すブロック構成図、第３図は従来のmod（2
n−１）の演算回路を示すブロック構成図である。 ADD1……第１の全加算器、ADD2……第２の全加算器FIG. 1 is a block diagram showing an embodiment of a mod (2 n -1) arithmetic circuit according to the present invention, FIG. 2 is a block diagram showing another embodiment of the present invention, and FIG. Mod (2
FIG. 3 is a block diagram showing an arithmetic circuit of ( n- 1). ADD1... First full adder, ADD2... Second full adder
Claims (1)
ビットの第２の全加算器からなり、第１の全加算器にお
ける最下位ビットの桁上げ入力に常に“1"を与え、その
第１の全加算器における最下位ビットの桁上げ出力端と
第２の全加算器における最下位ビットの桁上げ入力端と
を接続し、その第２の全加算器において第１の全加算器
の加算出力とｎビット全てが“1"である数値とを加算さ
せるようにしたmod（2n−１）の演算回路。1. An n-bit first full adder and also n
A second full adder of bits, always giving "1" to a carry input of the least significant bit in the first full adder, and a carry output terminal of the least significant bit in the first full adder. The second full adder is connected to the carry input terminal of the least significant bit, and in the second full adder, the addition output of the first full adder and a numerical value in which all n bits are “1” are obtained. An arithmetic circuit of mod (2 n -1) to be added.
Priority Applications (1)
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|---|---|---|---|
| JP59177845A JP2581534B2 (en) | 1984-08-27 | 1984-08-27 | Arithmetic circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP59177845A JP2581534B2 (en) | 1984-08-27 | 1984-08-27 | Arithmetic circuit |
Publications (2)
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| JPS6154722A JPS6154722A (en) | 1986-03-19 |
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Family
ID=16038110
Family Applications (1)
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| JP59177845A Expired - Lifetime JP2581534B2 (en) | 1984-08-27 | 1984-08-27 | Arithmetic circuit |
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Families Citing this family (1)
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Family Cites Families (4)
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| JPS5572250A (en) * | 1978-11-22 | 1980-05-30 | Nec Corp | Decimal arithmetic circuit |
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| JPS59186052A (en) * | 1983-04-07 | 1984-10-22 | Mitsubishi Electric Corp | Method for coding and decoding error correcting code |
| JPS6229821U (en) * | 1985-08-05 | 1987-02-23 |
-
1984
- 1984-08-27 JP JP59177845A patent/JP2581534B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPS6154722A (en) | 1986-03-19 |
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