JP2575475B2 - 回路しや断器 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、事故電流を検出したときに主回路接点を開
放させるという引き外し動作を行なう回路しや断器に関
する。

（従来の技術） この種の回路しや断器の一例として、特開昭62−1739
30号公報に記載されたものが知られており、これは概略
次に述べるような構成となっている。即ち、三相交流電
源と各相用の主回路導体との間には、夫々主回路接点を
介在させており、これら主回路接点は、自動引き外し装
置が駆動されるのに応じて開放されるようになってい
る。上記各相の主回路導体には、これらに流れる負荷電
流を検出する各相用変流器を夫々設けており、その変流
器の二次側出力は個別に全波整流させた後に、各相用負
担回路において各相の負荷電流値を示す三種類のアナロ
グ電圧信号に変換される。上記負担回路の出力側には最
大相弁別回路を設けており、この弁別回路は上記各相の
アナログ電圧信号のうち最大の信号を選択して信号変換
回路に与える。この信号変換回路は、入力されたアナロ
グ電圧信号の実効値または平均値を演算するようになっ
ており、その演算結果値はＡ−Ｄ変換回路によりデジタ
ル電圧信号に変換された後にマイクロコンピュータに与
えられる。このマイクロコンピュータは、入力されたデ
ジル電圧信号により示される負荷電流値のレベル判別を
行ない、斯かるレベル判別効果に基づいて所定の時限動
作を行なった後に前記自動引き外し装置を駆動し、以て
主回路接点を開放させるという引き外し動作を行う。

（発明が解決しようとする課題） 上記従来構成の回路しや断器では、負荷電流の実効値
の演算を、アナログ信号処理である信号変換回路により
行なっている。このため、多数のアナログ回路素子を組
合わせる必要が生じて回路構成の複雑化並びに全体の製
造コストの高騰を招くばかりか、その信号変換回路の出
力レベルを調整するための面倒な作業が必要となる問題
点があった。

本発明は上記のような問題点を解決するためになされ
たもので、その目的は、回路構成の簡単化並びに製造コ
ストの抑制を図り得ると共に、面倒な調整作業を不要に
でき、しかも引き外し動作のための信号処理時における
信号誤差を小さくできて安定した保護動作を行ない得る
等の効果を奏する回路しや断器を提供するにある。

［発明の構成］ （課題を解決するための手段） 本発明は上記目的を達成するために、複数相の交流電
路に流れる各相負荷電流を検出する電流検出手段を備
え、この電流検出手段からの各相用アナログ電圧信号に
より示される負荷電流値に基づいて引き外し動作を実行
するようにした回路しや断器において、前記アナログ電
圧信号を所望のサンプリング周期でデジタル変換するＡ
−Ｄ変換回路、及びこのＡ−Ｄ変換回路からのデジタル
電圧信号の演算により得た前記負荷電流の実効値が設定
値を越えたときに前記引き外し動作を実行する信号処理
回路を設ける構成としたものであり、特に信号処理回路
を、前記Ａ−Ｄ変換回路からのデジタル電圧信号の中か
ら最小値若しくはこれに近似した最小デジタル電圧信号
を選び出す最小値判定手段、前記Ａ−Ｄ変換回路からの
デジタル電圧信号と前記最小値判定手段による最小デジ
タル電圧信号の差を二乗すると共にその二乗結果を累算
する主演算手段、この主演算手段による前記デジタル電
圧信号の累算回数を計数する計数手段、前記主演算手段
による演算値を前記計数手段の計数値により除算する除
算手段、並びにこの除算手段の除算結果の平方根を演算
する平方根演算手段により構成したものである。

（作用） 電流検出手段からは、複数相の交流電路に流れる負荷
電流値に応じた電圧レベルの各相用アナログ電圧信号が
出力され、このアナログ電圧信号はＡ−Ｄ変換回路によ
りデジタル変換されて信号処理回路に与えられる。する
と、上記信号処理回路にあっては、上記デジタル電圧信
号により示される値（つまり負荷電流の瞬時値に対応し
た値）の中から最小値若しくはこれに近似した最小デジ
タル電圧信号を選び出す。また、信号処理回路は、Ａ−
Ｄ変換回路からのデジタル電圧信号と前記最小デジタル
電圧信号との差を二乗すると共に、その二乗結果を累算
し、さらに、その累算結果を累算回数で除算し、この除
算結果の平方根を負荷電流の実効値を示すデータとして
算出する。そして、信号処理回路は、斯様に得た負荷電
流の実効値が設定最大値を越えたときには引き外し動作
を実行する。従って、引き外し動作のための演算処理を
デジタル電圧信号によってのみ行なうことができる。こ
の場合、前記最小デジタル電圧信号は、Ａ−Ｄ変換回路
からのデジタル電圧信号に重畳する誤差に対応するもの
とみなして良いから、上述のような負荷電流実効値の演
算時において、上記最小デジタル電圧信号に対応した誤
差が除かれるようになり、結果的に安定した保護動作を
行ない得る。

（実施例） 以下、本発明の一実施例について図面を参照しながら
説明する。

全体の電気的構成の概略を示す第２図において、1a,1
b,1cはA,B,C各相より成る三相交流電源に接続される電
源側端子で、これらは夫々主回路接点2a,2b,2c及び交流
電路たる主回路導体3a,3b,3cを介して負荷側端子4a,4b,
4cに接続されている。5a,5b,5cは各相の主回路導体3a,3
b,3cを夫々一次側導体とした交流器、6a,6b,6cはA,B,C
各相用の交流器5a,5b,5cの二次側出力を全波整流する整
流回路である。このとき、整流回路6a,6b,6cの負側の各
出力端子はライン７に共通に接続され、正側の各出力端
子は夫々ライン8a,8b,8cに接続されている。9a,9b,9cは
整流回路6a,6b,6cの出力電流を各相用のアナログ電圧信
号に変換する負担回路であり、これらは第３図に示すよ
うに、前記ライン8a,8b,8cと後述する電源回路10との間
に夫々抵抗R1,R2,R3を接続することにより構成されてい
る。従って、ライン8a,8b,8cには各抵抗R1,R2,R3での電
圧降下に応じたアナログ電圧信号Va,Vb,Vcが出力される
ものであり、各アナログ電圧信号Va,Vb,Vcの電圧レベル
は、各相の負荷電流値に応じた検出電流Ia,Ib,Icに応じ
たものとなる。つまり、以上述べた変流器5a〜5c,整流
回路6a〜6c及び負担回路9a〜9cによって、主回路導体3
a,3b,3cに流れるA,B,C各相の負荷電流を検出するための
電流検出手段11が構成されている。

そして、上記のような電流検出手段11からライン8a,8
b,8cに夫々出力される各相用アナログ電圧信号Va,Vb,Vc
は、ダイオード12a,12b,12cより成るダイオードOR回路1
2を介してライン13に与えられると共に、信号選択手段1
4に与えられるようになっている。上記信号選択手段14
は、アナログ電圧信号Va,Vb,Vcを所定の順序で択一的に
通過させるという選択動作を、外部からの動作指令信号
に基づいて繰返し実行する等の機能を有するものであ
り、その具体的な構成については後述することにする。
15は信号選択手段14の出力を増幅する差動増幅回路で、
これの具体的構成も後述することにする。

16は作動増幅回路15の出力（つまりアナログ電圧信号
Va,Vb,Vc）を所望のサンプリング周期、例えば電源周波
数が50Hzの場合は2m秒の周期でサンプリングし、それを
デジタル変換するＡ−Ｄ変換回路で、その変換出力は信
号処理回路であるマイクロコンピュータ17に与えられ
る。このマイクロコンピュータ17は、入力されたデジタ
ル電圧信号により示される負荷電流値に基づいて主回路
接点2a〜2cを開放させるという引き外し動作を制御する
ためのものであり、その具体的制御内容については後述
する。また、マイクロコンピュータ17は、前記信号選択
手段14の制御も行なうように構成されており、その出力
ポートP₁から信号選択手段14を動作させるための動作指
令信号Sa,Sb,Scを出力する。そして、マイクロコンピュ
ータ17の出力ポートP₀はサイリスタ18のゲートに接続さ
れており、このサイリスタ18は、そのアノードが釈放形
の引き外し装置19を介してライン13に接続されていると
共に、カソードがライン７に接続されている。上記引き
外し装置19は、サイリスタ18のオンに応じて通電された
ときに図示しない引き外し機構を介して主回路接点2a,2
b,2cを開放する構成となっている。20はライン13及びラ
イン７間に図示極性の定電圧ダイオード21を介して接続
された限時制御回路で、これは定電圧ダイオード21のブ
レークダウンに応じて通電状態となったときに、その印
加電圧の大小に応じた限時時間経過後にトリガパルスを
出力して前記サイリスタ18のゲートに与えるように構成
されている。尚、信号選択手段14,A−Ｄ変換回路16及び
マイクロコンピュータ17の電源は、前記電源回路10から
得るようになっている。

第３図には信号選択手段14及び差動増幅回路15の具体
的な構成例が関連回路と共に示されており、以下この第
３図について説明する。即ち、前にも述べたように負担
回路9a,9b,9cを構成する抵抗R1,R2,R3は、ライン8a,8b,
8cと電源回路10との間に接続されている。この電源回路
10は、これに接続されたライン22にアナロググランド電
圧を出力するようになっており、このライン22及び前記
抵抗R1,R2,R3が共通に接続されたライン23間に正電圧を
出力すると共に、ライン22及び前記ライン７間に負電圧
を出力する二電源型に構成されている。

信号選択手段14において、24a,24b,24cはアナログス
イッチで、これらの各入力側端子は夫々抵抗R4,R5,R6を
介して前記ライン8a,8b,8cに接続され、また各出力側端
子はライン25に共通に接続されている。このとき、上記
ライン25は抵抗R7を介してアナロググランド電位のライ
ン22に接続されており、この抵抗R7にはノイズ吸収用の
コンデンサC₁が並列接続されている。上記各アナログス
イッチ24a,24b,24cは、そのゲート端子に前記マイクロ
コンピュータ17からの動作指令信号Sa,Sb,Scを受けるよ
うになっており、その信号入力状態で導通するようにな
っている。また、信号選択手段14において、アナログス
イッチ24a,24b,24cの各入力側端子には、これらのオフ
時に過大電圧が印加されることを阻止するためのダイオ
ードD₁,D₂,D₃の各アノードが夫々接続されており、これ
らダイオードD₁,D₂,D₃の各カノードは前記ライン23に共
通に接続されている。

一方、差動増幅回路15において、26はライン23及び７
を電源としたオペアンプで、その非反転入力端子（＋）
がライン25に接続されていると共に、反転入力端子
（−）が抵抗R8を介してライン23に接続されている。ま
た、オペアンプ26の出力端子と反転入力端子（−）との
間には帰還抵抗R9及びノイズ吸収用コンデンサC₂の並列
回路が接続されている。さらに、オペアンプ26の出力端
子は、Ａ−Ｄ変換回路16の入力端子ADに接続されてい
る。尚、この場合において、抵抗R4〜R9の抵抗値をその
符号で表わした場合、各抵抗値は、R4＝R5＝R6＝R8＝R
a、R7＝R9＝Rbとなるように設定されている。

さて、第１図にはマイクロコンピュータ17の主要部の
構成が機能ブロックの組合わせにより示されている。即
ち、この第１図において、27はＡ−Ｄ変換回路16からの
デジタル電圧信号を累算する第１の加算手段、また、28
はＡ−Ｄ変換回路16からのデジタル電圧信号を受ける第
１の二乗演算手段で、この二乗演算手段28は、上記デジ
タル電圧信号により示される値（負荷電流値に相当）を
二乗するようになっている。29は上記第１の二乗演算手
段28の演算結果を累算する第２の加算手段である。30は
Ａ−Ｄ変換回路16からのデジタル電圧信号を受ける最小
値判定手段で、これは上記デジタル電圧信号を一定周期
で例えば128回分のサンプリングデジタル電圧信号の中
から最小値を選び出し、これを最小デジタル電圧信号と
して出力する。

31は上記第１の加算手段27及び第２の加算手段29によ
る累算回数を計数する計数手段、32は上記計数手段31の
計数値が所定値たる例えば「128」に達したときに二乗
演算指令信号を出力するための判定手段である。33は第
２の二乗演算手段で、これは判定手段32から二乗演算指
令信号が出力されたとき、つまり前記各加算手段27及び
29による累算回数が128回に達したときに、次のような
演算を行なうように構成されている。即ち、第２の加算
手段29の累算結果から、第１の加算手段27の累算結果に
対し最小値判定手段30が選び出した最小デジタル電圧信
号の２倍を乗じた値を減算すると共に、その減算結果に
上記最小デジタル電圧信号を二乗した値に計数手段31の
計数回数を乗じた値を加算する構成となっている。そし
て、以上述べた各加算手段27及び29,各二乗演算手段28
及び33,計数手段31並びに判定手段32によって本発明で
いう主演算手段34が構成されている。

35は除算手段で、これは第２の二乗演算手段33の演算
結果を前記計数手段31の計数値（つまり「128」）によ
り除算するようになっている。36は除算手段35の除算結
果の平方根を演算する平方根演算手段であり、これの演
算結果は負荷電流の実効値に相当する。つまり、以上述
べた各手段27乃至36により実効値演算手段37が構成され
る。尚、各加算手段27,29,最小値判定手段30及び計数手
段31等の演算値は、例えば除算手段35の除算動作が終了
する毎に初期化されるようになっている。このように構
成された結果、負荷電流の実効値の演算は、電源周波数
が50Hzの場合約256ms程度の周期で行なわれ、また電源
周波数が60Hzの場合約213ms程度の周期で行なわれるよ
うになり、回路しや断器用の実効値演算機能として十分
な性能が得られる。

しかして、平方根演算手段36の出力、つまり負荷電流
の実効値演算結果は、シリアル信号として端子Ｑから外
部回路に与えらて負荷電流値の表示用等に供されると共
に、引き外し演算手段38に与えられるようになってい
る。この引き外し演算手段38は、入力データにより示さ
れる負荷電流の実効値のうち最大のものを選択してその
レベル判別を行ない、その判別結果に基づいて前記サイ
リスタ18へのトリガパルスの出力動作（つまり引き外し
動作）制御する。

さて、以下においては、上記構成の作用についてマイ
クロコンピュータ17による制御内容と共に説明する。
今、主回路導体3a,3b,3cに負荷電流が流れた状態では、
ライン8a,8b,8cにアナログ電圧信号Va,Vb,Vcが出力され
るようになるため、電源回路10が機能して信号選択手段
14,差動増幅回路15,A−Ｄ変換回路16及びマイクロコン
ピュータ17に電源が与えられるようになる。

このような電源投入状態で、主回路導体3a,3b,3cに短
絡事故に至らない小規模の事故電流が流れたときには、
次のように作用する。即ち、電流検出手段11からライン
8a,8b,8cに対し、A,B,C各相の負荷電流値に夫々対応し
た電圧レベルのアナログ電圧信号Va,Vb,Vcが出力される
ものであり、これら電圧信号Va,Vb,Vcの波形は周知のよ
うに絶対値波形となる。ここで、電源回路10によってラ
イン23及び７間に出力される電圧をVzとした場合、Va,V
b,Vcは次式で表わされる。

Va＝R1Ia＋Vz Vb＝R2Ib＋Vz Vc＝R3Ic＋Vz 一方、マイクロコンピュータ17は、動作指令信号Sa,S
b,Scをこの順に時分割した状態で所定周期にて反復出力
して信号選択手段14に与える。このため、動作指令信号
Saが出力された期間にはアナログスイッチ24aが導通
し、ライン8aに出力されたアナログ電圧信号Vaが、抵抗
R4,アナログスイッチ24a及びライン25を介して差動増幅
回路15内のオペアンプ26の非反転入力端子（＋）に与え
られる。また、動作指令信号Sb及びSc出力された各期間
には、アナログスイッチ24b及び24cの各導通に応じて、
ライン8b及び8cに出力されたアナログ電圧信号Vb及びVc
が、夫々抵抗R5,アナログスイッチ24b,ライン25或いは
抵抗R6,アナログスイッチ24c,ライン25を介してオペア
ンプ26の非反転入力端子（＋）に与えられる。このと
き、上記ライン25は、アナロググランド電位のライ22に
対して抵抗R7を介して接続されているから、上記のよう
にアナログスイッチ24a,24b,24cの各導通に応じてオペ
アンプ26の非反転入力端子（＋）に与えられるアナログ
電圧信号Ｖ′a,V′b,V′ｃは、ライン22の電位を基準と
して次式で与えられる。但し、次式においてVoはライン
22の電位（アナロググランド電位）である。

Ｖ′ａ＝（r1Ia＋Vz−Vo）R7/（R4＋R7） Ｖ′ｂ＝（r2Ib＋Vz−Vo）R7/（R5＋R7） Ｖ′ｃ＝（r3Ic＋Vz−Vo）R7/（R6＋R7） しかして、オペアンプ26には、その反転入力端子
（−）に対しライン23からライ22の電位を基準として
（Vz−Vo）で示される値の電圧が抵抗R8を介して与えら
れ、また、非反転入力端子（＋）に対し上記アナログ電
圧信号Ｖ′a,V′b,V′ｃの何れかが入力されるため、そ
のオペアンプ26による増幅出力電圧は、次式で得られ
る。但し、以下においては、アナログ電圧信号Ｖ′a,
V′b,V′ｃが入力された各場合におけるオペアンプ26の
増幅出力電圧をアナロググランド電位を基準として夫々
Vxa,Vxb,Vxcとして表わすことにする。

Vxa＝Ｖ′ａ（R8＋R9）/R8−（Vz−Vo）R9/R8 Vxb＝Ｖ′ｂ（R8＋R9）/R8−（Vz−Vo）R9/R8 Vxc＝Ｖ′ｃ（R8＋R9）/R8−（Vz−Vo）R9/R8 ここで、R4＝R5＝R6＝R8＝Raに設定され、且つR7＝R9
＝Rbに設定されているからＶ′a,V′b,V′ｃ及びVxa,Vx
b,Vxcは夫々次式で得られる。

Ｖ′ａ＝（R1Ia＋Vz−Vo）Rb/（Ra＋Rb） Ｖ′ｂ＝（R2Ia＋Vz−Vo）Rb/（Ra＋Rb） Ｖ′ｃ＝（R3Ia＋Vz−Vo）Rb/（Ra＋Rb） Vxa＝Ｖ′ａ（Ra＋Rb）/Ra−（Vz−Vo）Rb/Ra ＝IaR1Rb/Ra Vxb＝Ｖ′ｂ（Ra＋Rb）/Ra−（Vz−Vo）Rb/Ra ＝IbR2Rb/Ra Vxc＝Ｖ′ｃ（Ra＋Rb）/Ra−（Vz−Vo）Rb/Ra ＝IcR3Rb/Ra 以上のようにして、マイクロコンピュータ17にて信号
選択手段14を制御することより、差動増幅回路15の出力
端子から、A,B,C各相の負荷電流値に応じた検出電流Ia,
Ib,Icに比例した電圧レベルのアナログ電圧信号Vxa,Vx
b,Vxcを取出すことができるものである。この場合、負
担回路9a,9b,9cを構成する各抵抗R₁,R₂,R₃を等しく設定
しておけば、上記各アナログ電圧信号Vxa,Vxb,Vxcを同
じ構成で比較することができる。

一方、上記のような差動増幅回路15からの増幅アナロ
グ電圧信号Vxa,Vxb,Vxcを受けるＡ−Ｄ変換回路16は、
それら電圧信号Vxa,Vxb,Vxcを、ライン22のアナロググ
ランド電位を基準とせずに共通電位ライン７の電位を基
準として入力する。従って、Ａ−Ｄ変換回路16へ入力さ
れる実際の増幅アナログ電圧信号Ｖ′xa,V′xb,V′xc
は、次式で与えられる。

Ｖ′xa＝IaR1Rb/Ra＋Vo Ｖ′xb＝IbR2Rb/Ra＋Vo Ｖ′xc＝IcR3Rb/Ra＋Vo ここで、アナロググランド電位Voが周囲温度の影響或
は素子の回路定数のばらつき等で変動した場合の値を
Ｖ′ｏ、前記オペアンプ26のオフセット電圧をVoffとす
ると、上記増幅アナログ電圧信号Ｖ′xa,V′xb,V′xcは
次式でえられる。

Ｖ′xa＝IaR1Rb/Ra＋Ｖ′ｏ＋Voff Ｖ′xb＝IbR2Rb/Ra＋Ｖ′ｏ＋Voff Ｖ′xc＝IcR3Rb/Ra＋Ｖ′ｏ＋Voff このような様子を第４図を用いて説明する。この第４
図に示すように、増幅アナログ電圧信号Ｖ′xa,V′xb,
V′xcは、ライン７の電位を基準としたアナロググラン
ド電位の変動分を含めた電圧Ｖ′ｏと、オペアンプ26の
オフセット電圧Voffとを加算した形で出力されるため、
Ａ−Ｄ変換回路16は同図に示す繰返し電圧波形を一定周
期毎にサンプリングすることになる。

さて、以下においては説明の簡単化を図るために、Ａ
−Ｄ変換回路16に対してＡ相用の増幅アナログ電圧信号
Ｖ′xaが入力された場合を例にする。このとき、説明の
便宜上、IaR1Rb/Ra＝VA、Ｖ′ｏ＋Voff＝Ｖとすると、
上記増幅アナログ電圧信号Ｖ′xaはＶ′xa＝VA＋Ｖで表
わされる。

ここで、Ａ相の検出電流Iaに対応した信号VAを二乗し
て順次累算する演算は、次式で実現できる。

ΣVA²＝Σ｛（VA＋Ｖ）−Ｖ｝^２ ＝Σ｛（VA＋Ｖ）^２−2V・（VA＋Ｖ）V²｝ ＝Σ（VA＋Ｖ）^２−2V・Σ（VA＋Ｖ）＋ΣV² …… この場合、Ａ−Ｄ変換回路16へ入力される電圧Ｖ′xa
は（VA＋Ｖ）であるため、第１図に示した第１の二乗演
算手段28及び第２の加算手段29においては、上記式の
第１項目であるΣ（VA＋Ｖ）^２の演算が行なわれること
になる。一方、最小値判定手段30においては、128回の
サンプリング値の中から最小値を選び出し、その最小値
を前記電圧Ｖに相当する信号として出力する。また、第
１の加算手段27においては、式の第２項目中のΣ（VA
＋Ｖ）の演算を行なう。そして、第２の二乗演算手段33
においては、上記のような各演算結果に基づいて次のよ
うな演算を行なう。具体的には、第２の二乗演算手段33
は、第２の加算手段29の累算結果であるΣ（VA＋Ｖ）^２
から、第１の加算手段27の累算結果であるΣ（VA＋Ｖ）
に最小値判定手段30の演算結果の２倍を乗じた値、つま
り式の第２項目である2VΣ（VA＋Ｖ）に相当した値を
減算し、さらに最小値判定手段30の演算結果を二乗した
値に計数手段31の計数値を乗じた値、つまり式の第３
項目であるΣV²（＝128V²に相当した値を加算するとい
う動作を行なう。要するに、上記第２の二乗演算手段33
等を含む主演算手段34において行なわれる上述の演算
は、Ａ−Ｄ変換回路16からのデジタル電圧信号と最小値
判定手段30により選び出された最小デジタル電圧信号と
の差を二乗すると共に、その二乗結果を所定期間（デジ
タル電圧信号を128回サンプリングする期間）に渡って
累算するという演算と等価なものになる。

そして、除算手段35においては、上記のような主演算
手段34による演算結果を計数手段31の計数値「128」に
より除算するようになり、さらに、平方根演算手段36が
上記除算結果の平方根を演算するようになり、その演算
結果がＡ相の負荷電流Iaの実効値を示す信号として出力
される。

このようにして実効値演算手段37が上記デジタル電圧
信号により示される負荷電流の実効値の演算をA,B,C各
相について行なうと共に、引き外し演算手段38が各相負
荷電流の実効値のうち最大のものを選択してそのレベル
判別を実行する。尚、マイクロコンピュータ17は、前述
したような動作指令信号Sa,Sb,Scによる信号選択手段14
の時分割制御と同時に、Ａ−Ｄ変換回路16も時分割制御
するようになっている。そして、マイクロコンピュータ
17は、上記レベル判別結果に基づいて事故電流の有無を
検知し、事故電流が流れた旨を検知した場合には、その
事故電流の大きさに応じた限時動作を行なった後に出力
ポートP₀からトリガパルスを出力する。するとトリガパ
ルスをゲートに受けたサイリスタ18がターンオンして引
き外し装置19に通電されるようになるため、主回路接点
2a,2b,2cが開放されるという通常の引き外し動作が行な
われる。

ところで、Ａ−Ｄ変換回路16に実際に入力されるアナ
ログ電圧信号Ｖ′xa,V′xb,V′xcには、前述したよう
に、ライン７のアナロググランド電位の変動分（Ｖ′ｏ
−Vo）とオペアンプ26のオフセット電圧Voffが重畳され
た状態となる（第４図参照）。従って、単純に上記アナ
ログ電圧信号Ｖ′xa,V′xb,V′xcをデジタル変換した信
号に基づいて各相負荷電流Ia,Ib,Icの実効値の演算を行
なっていたのでは、その演算が不正確になって信号誤差
が大きくなるため、安定した引き外し動作が不可能にな
る。

これに対して、上記した本実施例では、所定期間にお
けるアナログ電圧信Ｖ′xa,V′xb,V′xcに対応した各デ
ジタル電圧信号の最小値を変動後のアナロググランド電
位Ｖ′ｏ及び前記オフセット電圧Voffの和に相当した値
として選び出す最小値判定手段30を設け、この最小値判
定手段30により選び出された最小値により前記各相負荷
電流の実効値の演算を補正するようにしたから、その実
効値演算のための信号処理時の信号誤差を抑制でき、以
て安定した引き外し動作を行なうことができる。

これに対して、主回路導体3a,3b,3cに短絡電流等の大
規模の事故電流が流れたときには、次のように作用す
る。即ち、この場合には、電流検出手段11からライン8
a,8b,8cに出力されるアナログ電圧信号Va,Vb,Vcの電圧
レベルが急上昇するため、ライン13及びライン７間の電
圧もダイオードOR回路12を通じて上昇して定電圧ダイオ
ード21のツェナー電圧を越えるようになる。すると、定
電圧ダイオード21がブレークダウンして限時制御回路20
が通電状態になるため、上記限時制御回路20からは、そ
の印加電圧（即ち負荷電流値）の大小に応じた所定の限
時時間経過後にトリガパルスが出力される。従って、こ
のトリガパルスによりサイリスタ18がターンオンされる
ようになり、以て引き外し装置19により主回路接点2a,2
b,2cが開放されるという瞬時引き外し動作が行なわれ
る。

尚、上記実施例において最小値判定手段30は、所定期
間内で小のものを選び出して最小デジタル電圧信号とし
て出力する構成としたが、最小値に近似したものを最小
デジタル電圧信号として選び出すようにしても良い。具
体的には、例えば上記デジタル電圧信号を最小のものか
ら順にＮ個（Ｎは例えば３〜５）記憶し、その番目のデ
ータを最小デジタル電圧信号としても良く、この場合に
はノイズによる悪影響の除去に効果がある。

また、上記実施例において、最小判断手段30からの最
小デジタル電圧信号が、ノイズの影響により予め設定し
た中心値Ａから限度範囲α以上ばらつく場合には、（Ａ
＋α）或は（Ａ−α）を上記最小デジタル電圧信号に代
る信号として利用すれば良い。

［発明の効果］ 本発明によれば、以上の説明によって明らかなよう
に、複数相の交流電路に流れる負荷電流値を示す各相用
アナログ電圧信号をデジタル変換するＡ−Ｄ変換回路、
並びにこのＡ−Ｄ変換回路からの、デジタル電圧信号に
より示される各相の負荷電流値に基づいて引き外し動作
を実行する信号処理回路を夫々設けると共に、特に上記
信号処理回路を、夫々デジタル信号の処理手段である最
小値判定手段，主演算手段，計数手段，除算手段及び平
方根演算手段により構成したから、必要なアナログ回路
素子数を減らすことができて、回路構成の簡単化並びに
製造コストの抑制を図り得る。また、上記のように引き
外し動作のための信号処理をデジタル的に行なう構成で
あるから、従来必要であった面倒な出力レベル調整作業
が不要になる。さらに、信号処理手段により負荷電流の
実効値を演算する際には、前記Ａ−Ｄ変換回路からのデ
ジタル電圧信号に含まれる誤差分を、最小値判定手段か
らの最小デジタル電圧信号により補正する構成となって
いるから、上記演算時の信号処理精度が高くなり、結果
的に安定した保護動作を行なうことができる。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は要部の
電気的構成を示すブロック図、第２図は全体の概略的回
路構成図、第３図は同第２図中の一部を詳細に示す回路
構成図、第４図は作用説明用の電圧波形図である。 図中、2a,2b,2cは主回路接点、3a,3b,3cは主回路導体
（交流電路）、5a,5b,5cは変流器、6a,6b,6cは整流回
路、9a,9b,9cは負担回路、10は電源回路、11は電流検出
手段、14は信号選択手段、15は差動増幅回路、16はＡ−
Ｄ変換回路、17はマイクロコンピュータ（信号処理回
路）、18はサイリスタ、19は引き外し装置、27は第１の
加算手段、28は第１の二乗演算手段、29は第２の加算手
段、30は最小値判定手段、31は計数手段、32は判定手
段、33は第２の二乗演算手段、34は主演算手段、35は除
算手段、36は平方根演算手段、37は実効値演算手段、38
は引き外し演算手段を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数相の交流電路に流れる負荷電流を検出
   して各相の負荷電流値に応じた電圧レベルの各相用アナ
   ログ電圧信号を夫々出力する電流検出手段を備え、上記
   アナログ電圧信号により示される負荷電流値に基づいて
   引き外し動作を実行するようにした回路しや断器におい
   て、前記電流検出手段からのアナログ電圧信号を所望の
   サンプリング周期でデジタル変換するＡ−Ｄ変換回路
   と、このＡ−Ｄ変換回路からのデジタル電圧信号に基づ
   いて前記引き外し動作を実行する信号処理回路とを具備
   し、前記信号処理回路は、前記Ａ−Ｄ変換回路からのデ
   ジタル電圧信号の中から最小値若しくはこれに近似した
   最小デジタル電圧信号を選び出す最小値判断手段と、前
   記Ａ−Ｄ変換回路からのデジタル電圧信号と前記最小値
   判定手段による最小デジタル電圧信号との差を二乗する
   と共にその二乗結果を累算する主演算手段と、この主演
   算手段による前記デジタル電圧信号の累算回数を計数す
   る計数手段と、前記主演算手段による演算値を前記計数
   手段の計数値により除算手段と、この除算手段の除算結
   果の平方根を演算する平方根演算手段とを含んで構成さ
   れ、上記平方根演算手段の演算結果により示される負荷
   電流の実行値が設定値を越えたときに引き外し動作を行
   なうように構成されていることを特徴とする回路しや断
   器。