JP2575251B2 - 水平及び垂直運動補償機能を有するフィールド間内挿装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は垂直及び水平運動補償機
能を有するフィールド間内挿装置に係り、特にＨＤＴＶ
用ミューズ信号ディコーダにおいてフィールド映像がい
ずれか一方向に動く時、二つのフィールド映像のずれを
水平及び垂直的に補償してフィールド間映像を一致させ
るフィールド間内挿装置に関する。

【０００２】

【従来の技術】ミューズ方式のＴＶシステムにおいては
１１２５走査線が１フレームをなすのでフィールド間内
挿のためには１フィールドを遅延させる時５６２走査線
を遅延させるべきである。

【０００３】しかし、遅延量が５６２走査線と固定され
れば送信側で送り出される本来の映像が垂直方向に動け
ば受信側で復元される映像は上下に２重映像が現れてそ
の部分が曇ったように見える。

【０００４】この現象を無くすためにはフィールド映像
の垂直方向の動量に該当する垂直運動ベクトル値に当た
る量を補償すべきである。この補償の為に垂直補償回路
が必要であった。

【０００５】従来の内挿装置では水平運動補償機能のみ
を有している。従って、送信側の映像が水平方向に動い
ても水平運動補償をすることにより映像を停止画で正確
に処理すれば鮮明な映像が得られる。しかし、垂直運動
補償機能が存しない場合、送信側の映像が垂直方向に動
くと受信側の映像として上下に２重映像が現れた。

【０００６】従来のフィールド間内挿装置を図１に示
す。

【０００７】図１において、映像データが入力端子ＩＮ
を通じて直列接続された遅延器１，２に印加される。遅
延器１，２は受信したデータを所定時間の間遅延させ、
これをフィールド遅延部３及びマルチプレクサ７に伝送
する。フィールド遅延部３は受信したデータを固定的に
５６２ラインに当たる期間の間遅延させる。この遅延さ
れた信号は１Ｈ遅延器４で再び１Ｈに当たる期間の間遅
延される。加算器５はその一端子でフィールド遅延部３
からの出力データを受けてこれらを加算して加算された
結果値を画素遅延部６に送る。そうすれば、画素遅延部
６は加算器５の結果値に制御信号検出部（図示せず）か
ら来る水平運動ベクトルデータに応じてそのデータに該
当する水平運動ベクトル値に当たる量の補償を行う。こ
の際、水平運動ベクトルデータは４ビットより構成され
補償値は−８〜＋７になる。

【０００８】マルチプレクサ７は遅延器２及び画素遅延
部６でそれぞれ伝送された信号を受けてクロック信号に
応じていずれか一つの信号を選択して出力する。ここ
で、使用される水平運動ベクトルデータ及びクロック信
号の周波数は２４．３ＭＨｚである。

【０００９】前述した通り、前記構成ではフィールド遅
延部が固定的に５６２ライン、即ち１フィールドを遅延
させるのでフィールド映像が動画の時フィールド間映像
が互いにずれることを補償することができなかったし、
高速映像データを低速メモリ素子に貯蔵するためにデー
タ伝送率を低めるべきであった。

【００１０】

【発明が解決しようとする課題】従って、本発明の目的
は送信側の映像が垂直方向に動いても垂直運動補償によ
り２重映像でない正確な映像が再現出来る水平及び垂直
運動補償機能を有するフィールド間内挿装置を提供する
ことである。

【００１１】本発明の他の目的は高速メモリ素子を用い
て同時に水平及び垂直運動補償機能を行わせて回路構成
が簡略化できる水平及び垂直補償機能を有するフィール
ド間内挿装置を提供する。

【００１２】本発明のさらに他の目的は水平運動補償を
画素遅延部と１画素単位遅延部で分担させうる水平及び
垂直運動補償機能を有するフィールド間内挿入装置を提
供することである。

【００１３】

【課題を解決するための手段】前述した本発明によるフ
ィールド間内挿装置は直列接続され映像データを所定時
間の間遅延させる遅延器と、前記遅延器からの遅延され
た映像データを水平及び垂直運動ベクトルデータによる
所定の走査線及び画素数に当たる期間の間遅延させ水平
及び垂直運動補償を行うフィールド遅延及び運動補償部
と、前記遅延器及びフィールド遅延及び運動補償部から
該当出力データを受けてクロック信号に応じて受信した
データのうち一つを選択して出力するマルチプレクサを
含む。

【００１４】前記フィールド遅延及び運動補償部は前記
遅延器から遅延された映像データを受けて垂直運動ベク
トルデータに応じて受信したデータを所定の走査線数に
当たる期間の間遅延させ垂直運動補償を行うフィールド
遅延部と、前記フィールド遅延部で垂直補償された映像
データを受けて水平運動ベクトルデータのうち上位３ビ
ットに応じて受信したデータを所定の画素数に当たる期
間の間遅延させ水平運動補償を行う画素遅延部と、前記
画素遅延部で水平補償された映像データを受けてこれを
１Ｈ周期に当たる期間の間遅延させる１Ｈ遅延器と、前
記画素遅延部で水平補償された映像データ及び前記１Ｈ
遅延器で１Ｈ遅延された映像データを受けてこれらを加
算するための加算器と、前記加算器から加算結果値を受
けて前記水平運動ベクトルデータを最下位ビットに応じ
て１画素単位で受信したデータを遅延させ水平運動補償
を行う１画素単位遅延器を含む。

【００１５】前記１画素単位遅延部はその一端子で第１
クロック信号を受け、他端子で接地レベルの信号を受け
て排他ＯＲゲーティング動作をする第１排他ＯＲゲート
と、一端子で前記第１クロック信号を受け他端子で前記
水平運動ベクトルデータの反転最下位ビットの信号を受
けて排他ＯＲゲーティング動作をする第２排他ＯＲゲー
トと、クロック信号で前記第１排他ＯＲゲート出力信号
に応じて前記加算器から来る出力データを通過させる第
１Ｄフリップフロップと、クロック信号で第２排他ＯＲ
ゲートの出力信号に応じて第１Ｄフリップフロップの出
力データを通過させる第２Ｄフリップフロップと、クロ
ック信号で前記第１クロック信号の周波数より高い周波
数を有する第２クロック信号に応じて第２Ｄフリップフ
ロップの出力データを通過させる第３フリップフロップ
を含む。

【００１６】

【作用】本発明はフィールド間内挿を行うために現在フ
ィールドに対して直前の映像の遅延量をＦＩＦＯメモリ
素子に可変させ、ＦＩＦＯ高速メモリ素子で水平及び垂
直運動補償を同時に行う。

【００１７】

【実施例】以下、添付図面に基づいて本発明をさらに詳
細に説明する。

【００１８】図２は本発明によるフィールド間内挿装置
の一実施例を示したもので、図１と同一な部分は同一番
号を付けた。

【００１９】図２において、１００，２００は遅延器で
あり、３００はフィールド遅延及び運動補償部、３１０
はフィールド遅延部、３２０は画素遅延部、３３０は１
Ｈ遅延器、３４０は加算器、３５０は１画素単位遅延部
であり、４００はマルチプレクサである。

【００２０】図２に示した通り、本発明のフィールド間
内挿装置で遅延器１００，２００は直列接続され所定時
間の映像データを遅延させる。フィールド遅延部３１０
は遅延器１００，２００から遅延されたデータを受信し
てこれを垂直運動ベクトルデータに応じて所定の垂直運
動ベクトル値に当たる量だけ補償し、これをフィールド
遅延させる。画素遅延部３２０はフィールド遅延部３１
０からのフィールド遅延された映像データを受けてこれ
を水平運動ベクトルデータに応じて所定の水平運動ベク
トル値に当たる量だけ補償しこれを画素遅延させる。１
Ｈ遅延器３３０は画素遅延部３２０の出力データを受け
てこれを１Ｈ周期に当たる期間の間遅延させる。加算器
３４０は画素遅延部３２０及び１Ｈ遅延器３３０からそ
れぞれ出力データを受けてこれらを加算する。１画素単
位遅延部３５０は加算器３４０から加算結果値を受信し
てこれを水平運動ベクトルデータに応じて水平運動ベク
トル値に当たる量だけ補償して１画素単位で遅延させ
る。マルチプレクサ４００は遅延器２００の出力データ
と１画素単位遅延部３５０の出力データを受けてクロッ
ク信号に応じていずれか一つを選択して出力させる。

【００２１】入力端子ＩＮを通じて入って来た映像デー
タは直列接続された遅延器１００，２００で所定時間の
間遅延されフィールド遅延及び運動補償部３００及びマ
ルチプレクサ４００に伝送される。

【００２２】フィールド遅延及び運動補償部３００は、
フィールド間内挿のために遅延器２００からの出力デー
タを受け、制御信号検出部（図示せず）より与えられる
水平及び垂直運動補償データに応じて水平及び垂直運動
補償値に当たる量だけ出力データを補償するようにフィ
ールド遅延部３１０、画素遅延部３２０、１Ｈ遅延器３
３０、加算器３４０及び１画素単位遅延部３５０より構
成される。

【００２３】フィールド遅延部３１０は、遅延器２００
からの出力データを受けてこれをフィールド遅延させ、
垂直運動補償ベクトルデータに該当する値だけ受信デー
タを補償する。この際、補償量は３ビットよりなった垂
直運動補償ベクトルデータに該当する値の−４〜＋３で
ある。

【００２４】従って、このフィールド遅延器３１０では
最小５６２−４〜最大５６２＋３ラインでフィールド量
を可変して映像データの垂直方向に垂直運動補償でき
る。

【００２５】フィールド遅延器３１０でフィールド遅延
されたデータは画素遅延部３２０に印加される。画素遅
延部３２０は前記フィールド遅延された映像データの水
平方向に対しても水平運動補償のために２の倍数単位で
水平運動補償を行う。

【００２６】画素遅延部３２０は、１画素単位遅延部３
５０（後述する）と共に制御信号検出部（図示せず）か
らの４ビットよりなる水平運動ベクトルデータに応じて
水平運動補償を行うが、ここで画素遅延部３２０は、４
ビットの水平運動補償ベクトルデータ中で上位３ビット
の水平運動補償ベクトルデータに応じて２ｎに当たる量
の水平運動補償を行い、残り即ち最下位ビットは、１画
素単位遅延部３５０で処理される。即ち、補償量が奇数
の場合は２ｎ＋１と示せるのでこの時には画素遅延部３
２０で２ｎに当たる量だけ補償し、残りは、１画素単位
遅延部３５０で遅延される。また補償量が偶数の時は２
ｎと表現されるので、この時には画素遅延部３２０で２
ｎに当たる期間の間遅延されるので１画素単位遅延部３
５０では遅延されないようにする。

【００２７】図２において、フィールド遅延部３１０及
び画素遅延部３２０は別途のブロックで構成されている
が、実際には一つのブロックで構成される。フィールド
遅延部３１０及び画素遅延部３２０を含む一つのブロッ
クはＦＩＦＯ構造を有する直列メモリ素子である。

【００２８】この素子はＴＩ社のＴＭＳ４Ｃ１０５０や
ＯＫＩ社のＭ５１４２２１等がある。ＦＩＦＯメモリ素
子のリード再開始信号及びライトー再開始信号のそれぞ
れを５６２＋ＶＭＶライン毎に反復されるよう周期を設
定する。この際、ＶＭＶは垂直運動ベクトルである。

【００２９】従って、再開始信号の反復周期がつまりＦ
ＩＦＯメモリ素子の入出力データ間の遅延時間なので垂
直運動補償を行う。また、リードー再信号とライト−再
信号相互間の時間間隔を調整して水平運動補償をする。

【００３０】フィールド遅延部３１０及び画素遅延部３
２０で水平及び垂直補償された映像データは、１Ｈ遅延
器３３０に印加され１Ｈ周期に当たる期間の間遅延され
る。加算器３４０は一端子で画素遅延部３２０の出力デ
ータを受け、その他端子で１Ｈ遅延器３３０の出力デー
タを受けてこれらを加算してその結果を１画素単位遅延
部３５０に供給する。

【００３１】１画素単位遅延部３５０は前述した通り１
画素単位で映像データを水平補償するために提供され
る。

【００３２】図３は本発明による１画素単位遅延部３５
０の詳細回路を示す。

【００３３】図３において、３５１及び３５２は第１及
び第２排他ＯＲゲートであり、３５３，３５４及び３５
５は第１ないし第３Ｄフリップフロップである。

【００３４】その一端子で第１クロック信号を受けてそ
の他端子で接地電位信号を受けて排他ＯＲゲーティング
動作を行う第１排他ＯＲゲート３５１と、その一端子で
第１クロック信号を受けその他端子で水平運動補償ベク
トルデータの最下位ビットの信号を受けて排他ＯＲゲー
ティング動作をする第２排他ＯＲゲート３５２と、クロ
ック信号で第１排他ＯＲゲート３５１の出力信号に応じ
てラッチ状態の加算器３４０出力データを通過させる第
１Ｄフリップフロップ３５３と、クロック信号で第２排
他ＯＲゲート３５２の出力信号に応じて第１Ｄフリップ
フロップの出力データを通過させる第２Ｄフリップフロ
ップ３５４と、クロック信号で第１クロック信号の周波
数より２倍の周波数を有する第２クロック信号に応じて
第２Ｄフリップフロップ３５４の出力データを通過させ
る第３Ｄフリップフロップ３５５は画素単位遅延部３５
０を形成する。ここで、第１クロック信号の周波数は２
４．３ＭＨｚであり、第２クロック信号の周波数は４
８．６ＭＨｚである。

【００３５】図４は１画素遅延部３５０の第１ないし第
３Ｄフリップフロップ３５３〜３５５を動作させるクロ
ック信号を示す。ここで、Ａは水平運動ベクトルデータ
が奇数の時第１ないし第３フリップフロップ３５３〜３
５５のクロック端子ＣＫに印加されるクロック信号のタ
イミング図であり、Ｂは水平運動ベクトルデータが偶数
の時の第１ないし第３Ｄフリップフロップ３５３〜３５
５のクロック端子ＣＫに印加されるクロック信号のタイ
ミング図である。

【００３６】次いで、図３及び図４に基づいて本発明に
よる１画素単位遅延部３５０の動作を詳細に説明する。

【００３７】水平運動ベクトルデータの値が奇数の時、
水平運動ベクトルデータの最下位ビットＨＭＶＯは０な
ので第１，２排他ＯＲゲート３５１，３５２の出力信号
は同相である。即ち、図４Ａから分かるように、第１，
２排他ＯＲゲート３５１，３５２の出力信号はそれらの
一端子に印加される第１クロック信号と同期される。第
１，２排他ＯＲゲート３５１，３５２の出力信号は第
１，２Ｄフリップフロップ３５３，３５４のクロック端
子ＣＫに印加される一方、第１クロック信号と同期化さ
れた第２クロック信号が第３Ｄフリップフロップ３５５
に印加される。

【００３８】第１Ｄフリップフロップ３５３は第１排他
ＯＲゲート３５１の出力信号に応じて加算器３４０から
の出力データを受けて出力し、第２Ｄフリップフロップ
３５４は第２排他ＯＲゲート３５２の出力信号に応じて
ラッチ状態にある第１Ｄフリップフロップの出力データ
を通過させる第３Ｄフリップフロップ３５５に供給す
る。

【００３９】この際、第３Ｄフリップフロップ３５５の
クロック端子ＣＫに印加されており、第１クロック信号
と同期されており第１クロック信号の周波数より大きい
周波数を有する第２クロック信号が上昇エッジにおれば
第３Ｄフリップフロップ３５５は第２Ｄフリップフロッ
プ３５４の出力データを通過させる。

【００４０】従って、第１，２Ｄフリップフロップ３５
３，３５４を経ながら映像データ２４．３ＭＨｚ単位で
２回、即ち４８．６ＭＨｚ単位では４回遅延され、第３
フリップフロップ３５５で４８．６ＭＨｚ単位で１回遅
延されるので全体的に５回遅延される。

【００４１】水平運動ベクトルデータの値が偶数の時、
水平運動ベクトルデータの最下位ビットＶＭＨＯは１な
ので第１，２排他ＯＲゲート３５１，３５２の出力信号
は逆相になる。即ち、図４Ｂに示した通り第１排他ＯＲ
ゲート３５２の出力信号が上昇エッジにある時、第２排
他ＯＲゲート３５２の出力信号は下降エッジにある反
面、第１排他ＯＲゲート３５１の出力信号が下降エッジ
にあれば第２排他ＯＲゲート３５２の出力信号は上昇エ
ッジにある。

【００４２】従って、加算器３４０の出力データが第１
Ｄフリップフロップ３５３を通過する途端、第２Ｄフリ
ップフロップ３５４は第２クロック信号に応じて第１Ｄ
フリップフロップ３５３で受けた出力データを通過させ
る。

【００４３】次いで、第３Ｄフリップフロップ３５５は
第１クロック信号と同期化され、同相である第２クロッ
ク信号に応じて第２Ｄフリップフロップ３５４で受けた
データを通過させる。

【００４４】従って、映像データは第１，２Ｄフリップ
フロップ３５３，３５４を経ながら２４．３ＭＨｚ単位
で１回半、即ち４８．６ＭＨｚ単位では３回遅延され第
３Ｄフリップフロップ３５５で４８．６ＭＨｚ単位で１
回遅延されるので全体的には４回遅延される。

【００４５】一方、水平運動補償を画素遅延部３２０と
１画素単位遅延部３５０の二部分で分けて行わせたこと
は、前述した通りフィールド遅延部３１０及び画素遅延
部３２０を有するＦＩＦＯメモリ素子が同時に水平及び
垂直運動補償を行い、かつＦＩＦＯメモリ素子で使用す
る垂直及び水平運動ベクトルデータの周波数が２４．３
ＭＨｚ単位であるからである。

【００４６】従って、水平運動補償を４８．６ＭＨｚ単
位で、即ち偶数でしかできなく、奇数では補償できない
ので画素単位遅延部３５０が要求された。ここで、画素
遅延部３２０はＨＭＶ−４程の水平運動補償を行い１画
素単位遅延部３５０は５又は４回の水平運動補償を行
う。

【００４７】１Ｈ遅延器３３０に入力される信号はＱＴ
構造を有する映像データなので正方格子構造に変えるた
めに上下隣接した画素の平均値を求める。加算器３４０
を通じて正方格子構造に変わった信号を受信する１画素
単位遅延部３５０は制御信号検出部（図示せず）で来る
水平運動ベクトルデータの値が奇数であれば１画素遅延
させ、偶数であれば遅延させない。マルチプレクサ４０
０は遅延器２００と画素遅延部３５０でそれぞれ伝送さ
れた信号を受けてクロック信号に応じて伝送された信号
のうち一つを選択して出力させる。

【００４８】

【発明の効果】以上述べたように、本発明によれば、フ
ィールド間内挿を行うために、現在フィールドに対して
直前にフィールド映像の遅延量をＦＩＦＯメモリ素子に
可変させ２重映像が生ずることを防止する一方、ＦＩＦ
Ｏ高速メモリ素子で水平及び垂直補償運動を同時に行う
ことによりハードウェアが簡略化できる。

【図面の簡単な説明】

【図１】従来のフィールド間内挿装置のブロック図であ
る。

【図２】本発明によるフィールド間内挿装置の概念を示
すブロック図である。

【図３】図２の一部分の詳細回路図である。

【図４】図３の動作波形図である。

【符号の説明】

１００，２００ 遅延器 ３００ フィールド遅延及び運動補償部 ３１０ フィールド遅延部 ３２０ 画素遅延部 ３３０ １Ｈ遅延器 ３４０ 加算器 ３５０ １画素単位遅延部 ４００ マルチプレクサ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 互いに直列接続され映像データを所定時
   間の間遅延させる遅延器と、 前記遅延器から遅延された映像データを受け、二つのフ
   ィールド映像の垂直方向の動きの量を表わす垂直運動ベ
   クトルデータに応じて上記受けられた映像データを所定
   の走査線数に当たる期間の間遅延させ垂直運動補償を行
   うフィールド遅延部と、前記フィールド遅延部で垂直補
   償された映像データを受け、上記二つのフィールド映像
   の水平方向の動きの量を表わす水平運動ベクトルデータ
   のうち最下位ビット以外のビットに応じて上記受けられ
   た映像データを所定の画素数に当たる期間の間遅延させ
   水平運動補償を行う画素遅延部と、前記画素遅延部で水
   平補償された映像データを受けてこれを１Ｈ周期に当た
   る期間の間遅延させる１Ｈ遅延器と、前記画素遅延部で
   水平補償された映像データ及び前記１Ｈ遅延器で１Ｈ遅
   延された映像データを受けてこれらを加算する加算器
   と、前記加算器から加算された結果値を受けて前記水平
   運動ベクトルデータの最下位ビットに応じて１画素単位
   で上記結果値を遅延させ水平運動補償を行う１画素単位
   遅延器とを含むフィールド遅延及び運動補償部と、クロック信号に応じ、 前記遅延器及び前記１画素単位遅
   延器から夫々出力されたデータを受け、上記二つのフィ
   ールド映像の間に動きがあるとき、前記１画素単位遅延
   器から出力されたデータが選択され、それ以外のとき、
   前記遅延器から出力されたデータが選択されるよう上記
   受けられた出力されたデータのうちの一方を選択して出
   力するマルチプレクサとを含む水平及び垂直運動補償機
   能を有するフィールド間内挿装置。
2. 【請求項２】 前記画素遅延部の水平運動補償は前記水
   平運動ベクトル値を偶数単位とし１画素単位遅延部への
   水平運動補償は１画素単位とすることを特徴とする請求
   項１項記載の水平及び垂直運動補償機能を有するフィー
   ルド間内挿装置。
3. 【請求項３】 前記フィールド遅延部及び前記画素遅延
   部は一つのＦＩＦＯ構造の高速メモリ素子を形成してフ
   ィールド遅延と水平及び垂直運動補償が同時にできるこ
   とを特徴とする請求項１項記載の水平及び垂直運動補償
   機能を有するフィールド間内挿装置。
4. 【請求項４】 前記水平運動ベクトルデータは４ビット
   により構成され、 前記１画素単位遅延部はその一端子で第１クロック信号
   を受け、他端子で接地レベルの信号を受けて排他ＯＲゲ
   ーティング動作をする第１排他ＯＲゲートと、一端子で
   前記第１クロック信号を受け他端子で前記水平運動デー
   タの反転最下位ビットの信号を受けて排他ＯＲゲーティ
   ング動作をする第２排他ＯＲゲートと、 クロック信号で前記第１排他ＯＲゲート出力信号に応じ
   て前記加算器から来る出力データを通過させる第１Ｄフ
   リップフロップと、 クロック信号で第２の排他ＯＲゲートの出力信号に応じ
   て第１Ｄフリップフロップの出力データを通過させる第
   ２Ｄフリップフロップと、 クロック信号で前記第１クロック信号の周波数より高い
   周波数を有する第２クロック信号に応じて第２フリップ
   フロップの出力データを通過させる第３フリップフロッ
   プを含むことを特徴とする請求項１項記載の水平及び垂
   直運動補償機能を有するフィールド間内挿装置。
5. 【請求項５】 前記反転最下位ビットの信号が論理的に
   “０”の時前記第１排他ＯＲゲートの出力信号と前記第
   ２排他ＯＲゲートの出力信号が同相である反面、前記反
   転最下位ビット信号が論理的に“１”の時前記第１排他
   ＯＲゲートの出力信号と前記第２排他ＯＲゲートの出力
   信号が逆相であることを特徴とする請求項４項記載の水
   平及び垂直運動補償機能を有するフィールド間内挿装
   置。