JP2572148B2 - バーコード復調装置 - Google Patents
バーコード復調装置Info
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- JP2572148B2 JP2572148B2 JP2155395A JP15539590A JP2572148B2 JP 2572148 B2 JP2572148 B2 JP 2572148B2 JP 2155395 A JP2155395 A JP 2155395A JP 15539590 A JP15539590 A JP 15539590A JP 2572148 B2 JP2572148 B2 JP 2572148B2
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- Japan
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- bar code
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- demodulation
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Description
【発明の詳細な説明】 〔概 要〕 バーコードリーダから読み出されたディジタル信号を
復調しコード変換するバーコード復調装置に関し、 バーコードの読み取りと復調を並行して行い、連続し
てバーコードの読み取りが可能なようにすることを目的
とし、 サブCPUとしての、バーコードデータ信号を受けてエ
ッジ間のタイマ値を出力するエッジ検出回路と該エッジ
の回数を示すカウント値を出力するカウンタ回路と該タ
イマ値とカウント値を格納する共通RAMと、メインCPUと
しての、該共通RAMの出力を受ける復調回路と、該復調
回路の出力を受けてコード変換を行うコード変換回路を
具備するバーコード復調装置であって、該共通RAMのカ
ウント値があらかじめ定められた規定数に達した時、該
復調回路がサブCPUと並行して動作を開始し、共通RAMか
らのタイマ値を復調し、コード変換回路においてコード
変換するように構成する。
復調しコード変換するバーコード復調装置に関し、 バーコードの読み取りと復調を並行して行い、連続し
てバーコードの読み取りが可能なようにすることを目的
とし、 サブCPUとしての、バーコードデータ信号を受けてエ
ッジ間のタイマ値を出力するエッジ検出回路と該エッジ
の回数を示すカウント値を出力するカウンタ回路と該タ
イマ値とカウント値を格納する共通RAMと、メインCPUと
しての、該共通RAMの出力を受ける復調回路と、該復調
回路の出力を受けてコード変換を行うコード変換回路を
具備するバーコード復調装置であって、該共通RAMのカ
ウント値があらかじめ定められた規定数に達した時、該
復調回路がサブCPUと並行して動作を開始し、共通RAMか
らのタイマ値を復調し、コード変換回路においてコード
変換するように構成する。
本発明はバーコードリーダから読み出されたディジタ
ル信号（バーコードデータ信号）を復調しコード変換す
るバーコード復調装置に関する。
ル信号（バーコードデータ信号）を復調しコード変換す
るバーコード復調装置に関する。
従来用いられているバーコードの復調およびコード変
換について、第５図および第６図を用いて説明する。第
５図上段に示されたバーコード（斜線部分は黒のぬりつ
ぶし）はバーコードリーダ10の操作によってバーコード
走査信号（BS）としてバーコードリーダに入力される。
バーコードリーダ10は光電変換回路11、増幅回路12、お
よび整形回路13を具備し、バーコード走査信号を第５図
下段に示すようなディジタル信号（DS）に変換する。
換について、第５図および第６図を用いて説明する。第
５図上段に示されたバーコード（斜線部分は黒のぬりつ
ぶし）はバーコードリーダ10の操作によってバーコード
走査信号（BS）としてバーコードリーダに入力される。
バーコードリーダ10は光電変換回路11、増幅回路12、お
よび整形回路13を具備し、バーコード走査信号を第５図
下段に示すようなディジタル信号（DS）に変換する。
ディジタル信号はハンドヘルドターミナル15に供給さ
れる。ハンドヘルドターミナル15はエッジ検出回路16、
カウンタ回路17、RAM（ランダムアクセスメモリ）18、
復調回路19、およびコード変換回路20を具備し、ディジ
タル信号に変換されたバーコードデータをエッジ検出回
路で検出し、各パルス信号（バーコードのバーおよびス
ペースに対応）に対して起動されたタイマのタイマ値を
RAMに格納し、１パルスごとにカウンタ回路によりカウ
ントアップする。RAMに格納されたタイマ値は、第５図
の上段に示すように一連のバーコードの後に設けられて
いるストップマージン（一定時間接続する空白）を検出
すると復調回路19で復調が開始され、復調信号がコード
変換回路20によってコードデータ（CD）に変換される。
れる。ハンドヘルドターミナル15はエッジ検出回路16、
カウンタ回路17、RAM（ランダムアクセスメモリ）18、
復調回路19、およびコード変換回路20を具備し、ディジ
タル信号に変換されたバーコードデータをエッジ検出回
路で検出し、各パルス信号（バーコードのバーおよびス
ペースに対応）に対して起動されたタイマのタイマ値を
RAMに格納し、１パルスごとにカウンタ回路によりカウ
ントアップする。RAMに格納されたタイマ値は、第５図
の上段に示すように一連のバーコードの後に設けられて
いるストップマージン（一定時間接続する空白）を検出
すると復調回路19で復調が開始され、復調信号がコード
変換回路20によってコードデータ（CD）に変換される。
上述のように、従来型の装置では、ストップマージン
を検出してから復調を開始するために、連続してバーコ
ードリーダによりバーコードの読み取りをする場合、前
のデータの復調およびコードデータの出力が必ずしも終
了せず、次のバーコードの読み取りが少し間隔をおかな
いと始められないという課題があった。そして、この傾
向はストップマージンの間に含まれるバーコードの量が
多い程著しかった。
を検出してから復調を開始するために、連続してバーコ
ードリーダによりバーコードの読み取りをする場合、前
のデータの復調およびコードデータの出力が必ずしも終
了せず、次のバーコードの読み取りが少し間隔をおかな
いと始められないという課題があった。そして、この傾
向はストップマージンの間に含まれるバーコードの量が
多い程著しかった。
従って、本発明の目的は、バーコードの読み取りと復
調を並行して行い、連続してバーコードの読み取りが可
能なようにすることにある。
調を並行して行い、連続してバーコードの読み取りが可
能なようにすることにある。
請求項１の発明においては、第１図に例示されるよう
に、バーコードリーダからのバーコードデータ信号を受
け、前記信号を復調しコード変換するバーコード復調装
置であって、前記バーコード復調装置は、バーコード信
号を受けてバーコードのエッジを検出し、エッジ間の時
間に対応するタイマ値を出力するエッジ検出回路３と、
前記エッジ検出回路３の出力を受け、エッジの検出回数
を示すカウント値を出力するカウンタ回路４と、前記エ
ッジ検出回路３からのタイマ値と前記カウンタ回路４か
らのカウント値とを格納するRAM5とを備える第一のCPU1
と、前記RAM5に格納されたタイマ値を復調する復調回路
６と、前記復調回路６の出力を受けコード変換を行うコ
ード変換回路７とを備える第二のCPU2とを具備し、前記
第一のCPU1は、前記RAM5に格納されたカウント値が規定
数に達したことを前記第二のCPU2に通知し、前記復調回
路６は、前記第一のCPU1からの通知に基づいて前記タイ
マ値の復調を開始し、前記コード変換回路７は前記復調
回路６により復調されたタイマ値のコード変換を行うこ
とを特徴とする、バーコード復調装置が提供される。
に、バーコードリーダからのバーコードデータ信号を受
け、前記信号を復調しコード変換するバーコード復調装
置であって、前記バーコード復調装置は、バーコード信
号を受けてバーコードのエッジを検出し、エッジ間の時
間に対応するタイマ値を出力するエッジ検出回路３と、
前記エッジ検出回路３の出力を受け、エッジの検出回数
を示すカウント値を出力するカウンタ回路４と、前記エ
ッジ検出回路３からのタイマ値と前記カウンタ回路４か
らのカウント値とを格納するRAM5とを備える第一のCPU1
と、前記RAM5に格納されたタイマ値を復調する復調回路
６と、前記復調回路６の出力を受けコード変換を行うコ
ード変換回路７とを備える第二のCPU2とを具備し、前記
第一のCPU1は、前記RAM5に格納されたカウント値が規定
数に達したことを前記第二のCPU2に通知し、前記復調回
路６は、前記第一のCPU1からの通知に基づいて前記タイ
マ値の復調を開始し、前記コード変換回路７は前記復調
回路６により復調されたタイマ値のコード変換を行うこ
とを特徴とする、バーコード復調装置が提供される。
請求項２の発明においては、請求項１に記載のバーコ
ード復調装置であって、前記規定値は、前記バーコード
の１キャラクタに対応する値よりも大きい値が設定され
るよう構成される。
ード復調装置であって、前記規定値は、前記バーコード
の１キャラクタに対応する値よりも大きい値が設定され
るよう構成される。
第１図に例示されるようにハンドヘルドターミナル内
のバーコード復調装置に、エッジ検出回路３とカウンタ
回路４と共通RAM5によるサブCPU1を設け、ディジタル信
号を検出し、また、復調回路６とコード変換回路７によ
るメインCPU2を設けてバーコードを復調し、この両機能
を別々に行えるようにする。そして、メインCPU2側で規
定した値にサブCPU1側のエッジ検出回路で検出したパル
ス数が達すると、サブCPUはメインCPUに対してレスポン
スを送る。メインCPU側はレスポンスを確認すると共通R
AMに格納されているカウント値を監視し、例えば、バー
コードの１キャラクタ分のカウントアップごとに復調を
進める。
のバーコード復調装置に、エッジ検出回路３とカウンタ
回路４と共通RAM5によるサブCPU1を設け、ディジタル信
号を検出し、また、復調回路６とコード変換回路７によ
るメインCPU2を設けてバーコードを復調し、この両機能
を別々に行えるようにする。そして、メインCPU2側で規
定した値にサブCPU1側のエッジ検出回路で検出したパル
ス数が達すると、サブCPUはメインCPUに対してレスポン
スを送る。メインCPU側はレスポンスを確認すると共通R
AMに格納されているカウント値を監視し、例えば、バー
コードの１キャラクタ分のカウントアップごとに復調を
進める。
本発明の一実施例としてバーコード復調装置を含むハ
ンドヘルドターミナルのブロック図が第１図に示され
る。この装置はサブCPU1とメンインCPU2から構成され、
サブCPU1にはエッジ検出回路３、カウンタ回路４、およ
び共通RAM5が含まれ、メインCPU2には復調回路６および
コード変換回路７が含まれる。
ンドヘルドターミナルのブロック図が第１図に示され
る。この装置はサブCPU1とメンインCPU2から構成され、
サブCPU1にはエッジ検出回路３、カウンタ回路４、およ
び共通RAM5が含まれ、メインCPU2には復調回路６および
コード変換回路７が含まれる。
バーコードリーダによって光電変換され増幅され整形
されたバーコード走査信号はディジタル信号（DS）とし
てエッジ検出回路３に供給され、バーコードデータのエ
ッジ（波形の立上りまたは立下り）が検出され、該エッ
ジ間の時間に対応するタイマ値が求められ共通RAM5へ格
納される。カウンタ回路４はエッジ検出回路３からのエ
ッジ信号をカウントし、カウント値は共通RAM5へ格納さ
れる。
されたバーコード走査信号はディジタル信号（DS）とし
てエッジ検出回路３に供給され、バーコードデータのエ
ッジ（波形の立上りまたは立下り）が検出され、該エッ
ジ間の時間に対応するタイマ値が求められ共通RAM5へ格
納される。カウンタ回路４はエッジ検出回路３からのエ
ッジ信号をカウントし、カウント値は共通RAM5へ格納さ
れる。
第２図から第４図には、上記共通RAMのデータの格納
およびデータの入出力が、16ビットメインCPUと８ビッ
トサブCPUを使用した場合について示される。第２図は
サブCPU側のみ示され、共通RAMでは２バイトでカウント
値、タイマ値のデータが示される。第３図はタイマ値の
数が規定値（例えば30）に達した場合を示している。
およびデータの入出力が、16ビットメインCPUと８ビッ
トサブCPUを使用した場合について示される。第２図は
サブCPU側のみ示され、共通RAMでは２バイトでカウント
値、タイマ値のデータが示される。第３図はタイマ値の
数が規定値（例えば30）に達した場合を示している。
カウンタ回路４のカウント値が復調回路から示された
規定値に達するとサブCPUからのレスポンスがメインCPU
側へ送られる（第３図参照）。復調回路６は30個のタイ
マ値の復調を開始し、復調されたデータをコード変換し
てコード化されたデータ（CD）を出力する（第４図参
照）。
規定値に達するとサブCPUからのレスポンスがメインCPU
側へ送られる（第３図参照）。復調回路６は30個のタイ
マ値の復調を開始し、復調されたデータをコード変換し
てコード化されたデータ（CD）を出力する（第４図参
照）。
請求項２の発明にかかる実施例としては次のようなも
のを挙げることができる。例えば２値レベルのCODE39の
バーコードは１キャラクタを復調するために10個のタイ
マ値を要し、メインCPU側では規定値を30と設定でき
る。共通RAMのカウント値が30に達するとサブCPU側はメ
インCPU側にレスポンスを送り、メインCPU側はそれを確
認して復調を始める。このようにして規定値を適当に選
択することによって、従来ストップマージンを検出する
迄復調を開始しなかったものに比較して処理待ちの時間
が減少できる。
のを挙げることができる。例えば２値レベルのCODE39の
バーコードは１キャラクタを復調するために10個のタイ
マ値を要し、メインCPU側では規定値を30と設定でき
る。共通RAMのカウント値が30に達するとサブCPU側はメ
インCPU側にレスポンスを送り、メインCPU側はそれを確
認して復調を始める。このようにして規定値を適当に選
択することによって、従来ストップマージンを検出する
迄復調を開始しなかったものに比較して処理待ちの時間
が減少できる。
本発明によれば、バーコードの読み取りと復調を並行
して行い、連続してバーコードの読み取りが可能とな
る。
して行い、連続してバーコードの読み取りが可能とな
る。
第１図は本発明の一実施例としてのバーコード復調装置
を含むハンドヘルドターミナルのブロック図、 第２図および第３図は実施例における共通RAMのデータ
格納を説明する図、 第４図は実施例における共通RAMのデータの入出力を説
明する図、 第５図はバーコードデータとディジタル信号の対応を示
す図、および 第６図はバーコードリーダと従来型の復調装置のブロッ
ク図である。 図において、 １……サブCPU、 ２……メインCPU、 ３……エッジ検出回路、 ４……カウンタ回路、 ５……共通RAM、 ６……復調回路、 ７……コード変換回路、 10……バーコードリーダ、 11……光電変換回路、 12……増幅回路、 13……整形回路、 15……ハンドヘルドターミナル、 16……エッジ検出回路、 17……カウンタ回路、 18……RAM、 19……復調回路、 20……コード変換回路 である。
を含むハンドヘルドターミナルのブロック図、 第２図および第３図は実施例における共通RAMのデータ
格納を説明する図、 第４図は実施例における共通RAMのデータの入出力を説
明する図、 第５図はバーコードデータとディジタル信号の対応を示
す図、および 第６図はバーコードリーダと従来型の復調装置のブロッ
ク図である。 図において、 １……サブCPU、 ２……メインCPU、 ３……エッジ検出回路、 ４……カウンタ回路、 ５……共通RAM、 ６……復調回路、 ７……コード変換回路、 10……バーコードリーダ、 11……光電変換回路、 12……増幅回路、 13……整形回路、 15……ハンドヘルドターミナル、 16……エッジ検出回路、 17……カウンタ回路、 18……RAM、 19……復調回路、 20……コード変換回路 である。
Claims (2)
- 【請求項１】バーコードリーダからのバーコードデータ
信号を受け、前記信号を復調しコード変換するバーコー
ド復調装置であって、 前記バーコード復調装置は、 バーコード信号を受けてバーコードのエッジを検出し、
エッジ間の時間に対応するタイマ値を出力するエッジ検
出回路（３）と、 前記エッジ検出回路（３）の出力を受け、エッジの検出
回数を示すカウント値を出力するカウンタ回路（４）
と、 前記エッジ検出回路（３）からのタイマ値と前記カウン
タ回路（４）からのカウント値とを格納するRAM（５）
とを備える第一のCPU（１）と、 前記RAM（５）に格納されたタイマ値を復調する復調回
路（６）と、 前記復調回路（６）の出力を受けコード変換を行うコー
ド変換回路（７）とを備える第二のCPU（２）とを具備
し、 前記第一のCPU（１）は、前記RAM（５）に格納されたカ
ウント値が規定数に達したことを前記第二のCPU（２）
に通知し、 前記復調回路（６）は、前記第一のCPU（１）からの通
知に基づいて前記タイマ値の復調を開始し、 前記コード変換回路（７）は前記復調回路（６）により
復調されたタイマ値のコード変換を行うことを特徴とす
る、バーコード復調装置。 - 【請求項２】前記規定値は、前記バーコードの１キャラ
クタに対応する値よりも大きい値が設定されることを特
徴とする、請求項１記載のバーコード復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155395A JP2572148B2 (ja) | 1990-06-15 | 1990-06-15 | バーコード復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155395A JP2572148B2 (ja) | 1990-06-15 | 1990-06-15 | バーコード復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452883A JPH0452883A (ja) | 1992-02-20 |
| JP2572148B2 true JP2572148B2 (ja) | 1997-01-16 |
Family
ID=15605022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155395A Expired - Fee Related JP2572148B2 (ja) | 1990-06-15 | 1990-06-15 | バーコード復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572148B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4007801B2 (ja) * | 2001-11-30 | 2007-11-14 | オリンパス株式会社 | コード読取装置及びカード型記録媒体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295682A (ja) * | 1985-10-22 | 1987-05-02 | Toshiba Corp | バ−コ−ドリ−ダ |
-
1990
- 1990-06-15 JP JP2155395A patent/JP2572148B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452883A (ja) | 1992-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |