JP2571622B2 - Divider - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明はPLLマルチプライヤ等に使用できる分周器
に関する。Description: TECHNICAL FIELD The present invention relates to a frequency divider that can be used in a PLL multiplier or the like.
（従来の技術） 従来の分周器、特にデュアルモジュラスプリスケーラ
を利用した分周器、所謂パルススワローカウンタにおい
ては、第５図に一例を示す如くデュアルモジュラスプリ
スケーラ１、Ｎ進（第５図では４進）カウンタ２、Ａ進
（第５図では３進）カウンタ３の他にこれらを制御する
ためのコントローラ４を設けて、パルススワローカウン
タ10を構成していた。(Prior Art) In a conventional frequency divider, particularly a frequency divider using a dual modulus prescaler, a so-called pulse swallow counter, a dual modulus prescaler 1, N-ary (4 in FIG. 5) as shown in FIG. A pulse swallow counter 10 is provided by providing a controller 4 for controlling these in addition to a counter 2) and a counter A (ternary in FIG. 5).
（発明が解決しようとする課題） しかし上記した如き従来の技術によればコントローラ
４は、同時に計数させられてＮ進、Ａ進カウンタ（Ｎ＞
Ａ）の早く計数の終るＡ進カウンタの計数が終った時点
を検出して、デュアルモジュラスプリスケーラの分周比
切替制御をし、Ｎ進カウンタの計数が終り、再度Ｎ進カ
ウンタの計数が開始されるのと同時にＡ進カウンタの計
数を開始させる（リセットを行なう）等の機能が必要で
ありディスクリート回路で構成するには回路が複雑であ
るという問題点があった。また、コントローラ４として
１チップ集積回路もある（たとえばモトローラ社製MC12
014等）が高価であるという問題点もあった。(Problems to be Solved by the Invention) However, according to the conventional technique as described above, the controller 4 counts simultaneously and outputs N-ary and A-ary counters (N>
A) When the counting of the A-ary counter at which counting ends early is detected, the division ratio switching control of the dual modulus prescaler is performed, the counting of the N-ary counter is finished, and the counting of the N-ary counter is started again. At the same time, a function such as starting the counting of the A-ary counter (resetting) is required, and there is a problem that the circuit is complicated to be constituted by a discrete circuit. There is also a one-chip integrated circuit as the controller 4 (for example, Motorola MC12).
014 etc.) was expensive.
この発明はパスルスワローカウンタと等価な分周器を
簡単な構成で提供することを目的とする。An object of the present invention is to provide a frequency divider equivalent to a pulse swallow counter with a simple configuration.
（課題を解決するための手段） この発明の分周器は、デュアルモジュラスプリスケー
ラとデュアルモジュラスプリスケーラの出力を分周する
Ｎ進カウンタと、Ｎ進カウンタの出力を入力とし、Ｎ進
カウンタ出力１周期のX/N期間（Ｘは自然数）論理“1"
となる出力を生成し、かつ該出力をデュアルモジュラス
プリスケーラの分周比切換信号とする論理回路とを備え
たことを特徴とするものである。(Means for Solving the Problems) A frequency divider according to the present invention has a dual modulus prescaler, an N-ary counter for dividing the output of the dual modulus prescaler, an output of the N-ary counter as an input, and one cycle of the N-ary counter output. X / N period (X is a natural number) logic "1"
And a logic circuit for generating an output as the following and using the output as a frequency division ratio switching signal of the dual modulus prescaler.
（作用） 本発明の分周器は上記の如く構成したためデュアルモ
ジュラスプリスケーラの分周比Ｐ、（Ｐ＋１）が論理回
路の出力によって切換えられ、分周器の分周比NT′は
（プリスケーラが分周比切換信号が論理“1"のとき分周
比Ｐ、論理“0"のとき分周比（Ｐ＋１）となる場合） NT′＝Ｐ［Ｎ−（Ｎ−Ｘ）〕＋（Ｐ＋１）（Ｎ−Ｘ） で定まり、従来必要とした（Ｎ−Ｘ）に相当するＡ進カ
ウンタと、デュアルモジュラスプリスケーラを切換える
と共にＮ進およびＡ進カウンタのリセットを制御するコ
ントローラとは必要なくなり、簡単な論理回路ですむこ
とになる。(Operation) Since the frequency divider of the present invention is configured as described above, the frequency division ratios P and (P + 1) of the dual modulus prescaler are switched by the output of the logic circuit, and the frequency division ratio NT ′ of the frequency divider is (prescaler is When the division ratio switching signal is logic "1", the division ratio is P, and when the signal is logic "0", the division ratio is (P + 1)) NT '= P [N- (NX)] + (P + 1) ) (NX), an A-ary counter corresponding to (NX) required in the past, and a controller for switching the dual modulus prescaler and controlling the reset of the N-ary and A-ary counters are not required, so that it is simple. Simple logic circuit.
また、分周比NT′は値ＰおよびＮを定めるほか、値Ｘ
を定めておくことにより、定めることができる。The dividing ratio NT ′ determines the values P and N, and the value X
Can be determined by defining
（実施例） 以下、この発明を実施例により説明する。(Examples) Hereinafter, the present invention will be described with reference to examples.
第１図はこの発明の一実施例を構成を示すブロック図
である。FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention.
本実施例は分周比67の分周器の場合を例示している。 This embodiment exemplifies the case of a frequency divider having a frequency division ratio of 67.
デュアルモジュラスプリスケーラ１からの出力は増幅
器５で増幅し、JKフリップフロップ21および22で構成し
た４進アップカウンタ２にクロック信号として供給し、
JKフリップフロップ2AのＱ出力およびJKフリップフロッ
プ2BのＱ出力はアンドゲート６に供給して論理積演算
し、アンドゲート６の出力を分周比切換信号としてデュ
アルモジュラスプリスケーラ１に供給する。The output from the dual modulus prescaler 1 is amplified by the amplifier 5 is supplied as a JK flip-flop 2 1 and 2 2 clock signal to the 4-ary up counter 2 which is composed of,
JK Q output of the flip-flop 2 A Q outputs and JK flip-flop 2 B is ANDing operation is supplied to the AND gate 6 is supplied to the dual modulus prescaler 1 output of the AND gate 6 as a frequency division ratio switching signal.
上記したこの実施例においては、アンドゲート６にJK
フリップフロップ21のＱ出力とJKフリップフロップ22の
Ｑ出力とを入力することによって、JKフリップフロップ
22の出力１周期の1/4期間長の期間、論理“1"となる信
号ｆを取り出したことになり、この信号ｆを分周比切換
信号としてデュアルモジュラスプリスケーラ１の分周比
切換を行なわせる。In this embodiment described above, the JK
By entering the Q output of the flip-flop 2 1 Q outputs and JK flip-flop 2 2, JK flip-flop
2 2 Output 1 1/4 period length period of cycle results in the removal of the signal f becomes the logic "1", the division ratio switching dual modulus prescaler 1 the signal f as a frequency division ratio switching signal Let them do it.
上記の如く構成したこの実施例における動作のタイミ
ングは第２図に示す如くになる。The timing of the operation in this embodiment configured as described above is as shown in FIG.
第２図（ａ）は入力パルスａを示し、第２図（ｂ）は
デュアルモジュラスプリスケーラ１の出力ｂすなわちJK
フリップフロップ21および22へのクロック信号を示して
いる。第２図（ｂ）に示すクロック信号はJKフリップフ
ロップ21で２分周され、JKフリップフロップ21のＱ出力
は第２図（ｃ）に示す如くである。JKフリップフロップ
21のＱ出力はJKフリップフロップ22で２分周され、JKフ
リップフロップ22のＱ出力は第２図（ｄ）に示す如くで
あり、出力は第２図（ｅ）に示す如くである。FIG. 2A shows an input pulse a, and FIG. 2B shows an output b of the dual modulus prescaler 1, that is, JK.
Shows a clock signal to the flip-flop 2 1 and 2 2. Clock signal shown in FIG. 2 (b) is divided by two by the JK flip-flop 2 1, Q output of the JK flip-flop 2 1 are as shown in FIG. 2 (c). JK flip-flop
2 1 Q output is divided by two by the JK flip-flop 2 2, JK Q output of the flip-flop 2 2 are as shown in FIG. 2 (d), the output is as shown in FIG. 2 (e) is there.
一方、アンドゲート６の出力すなわち分周比切換信号
ｆは第２図（ｆ）に示す如くである。デュアルモジュラ
スプリスケーラ１は分周比切換信号ｆが論理“1"のとき
（期間IV）次の周期を16分周（＝Ｐ）し、分周比切換信
号ｆが論理“0"のとき（期間Ｉ〜III）次の周期を17分
周（＝Ｐ＋１）する。したがって期間（Ｉ）は16分周、
期間（II〜IV）は17分周することになり、JKフリップフ
ロップ22の出力から入力パルスを67分周した出力が得
られる。On the other hand, the output of the AND gate 6, that is, the frequency division ratio switching signal f is as shown in FIG. 2 (f). The dual modulus prescaler 1 divides the next cycle by 16 (= P) when the frequency division ratio switching signal f is logic “1” (period IV), and when the frequency division ratio switching signal f is logic “0” (period IV). I-III) The next cycle is divided by 17 (= P + 1). Therefore, period (I) is divided by 16,
Period (II-IV) will be to the circumferential 17 minutes, an output obtained by frequency 67 minutes an input pulse from the output of the JK flip-flop 2 2 is obtained.
しかし、一般に分周比NTはNT＝Ｐ（Ｎ−Ａ）＋（Ｐ＋
１）Ａで示される。ここでＰ、（Ｐ＋１）はデュアルモ
ジュラスプリスケーラの分周比、Ｎは第１分周器の分周
比、Ａ（Ａ＜Ｎ）は第２分周器の分周比である。67分周
比のパルススワローカウンタを構成するためには、第５
図に示した如くＰ＝16すなわち分周比16、17のデュアル
モジュラスプリスケーラ１、４進カウンタ（Ｎ＝４）２
および３進カウンタ（Ａ＝３）３のほかに、デュアルモ
ジュラスプリスケーラ１およびカウンタ２、３を制御す
るコントローラ４が必要であった。However, in general, the dividing ratio NT is NT = P (NA) + (P +
1) Indicated by A. Here, P and (P + 1) are the division ratios of the dual modulus prescaler, N is the division ratio of the first divider, and A (A <N) is the division ratio of the second divider. To configure a pulse swallow counter with a division ratio of 67, the fifth
As shown in the figure, P = 16, that is, a dual modulus prescaler 1 with a division ratio of 16, 17 and a quaternary counter (N = 4) 2
In addition to the ternary counter (A = 3) 3 and the dual modulus prescaler 1, the controller 4 for controlling the counters 2 and 3 was required.
しかるに上記した如く４進アップカウンタ２とアンド
ゲート６とによって、分周比切換信号を生成することに
より実質的に３進カウンタ３とコントローラ４とを構成
したことになる。すなわち、４進アップカウンタ２の出
力１周期のX/4分割長（Ｘ＝１）の期間、論理“1"とな
る信号ｆを生成したことにより、本実施例のパルススワ
ローカウンタの分周比NT′は分周比切換信号が論理“1"
のとき分周比Ｐ、論理“0"のとき分周比（Ｐ＋１）とな
る場合 NT′＝16［４−（４−Ｘ）］＋（16＋１）（４−Ｘ） ＝67 但しＸ＝１ となって、３進カウンタ３およびコントローラ４を使用
せず同一分周比のパルススワローカウンタが構成でき、
これは第５図に示したパルススワローカウンタと等価で
ある。However, as described above, the ternary counter 3 and the controller 4 are constituted by generating the frequency division ratio switching signal by the quaternary up counter 2 and the AND gate 6. In other words, by generating the signal f which becomes logic "1" during the period of X / 4 division length (X = 1) of one cycle of the output of the quaternary up counter 2, the frequency division ratio of the pulse swallow counter of the present embodiment is obtained. N T 'indicates that the division ratio switching signal is logic "1"
In the case where the frequency division ratio is P at the time of division and the frequency division ratio is (P + 1) at the time of logic "0", NT '= 16 [4- (4-X)] + (16 + 1) (4-X) = 67 where X = 1, a pulse swallow counter having the same frequency division ratio can be configured without using the ternary counter 3 and the controller 4.
This is equivalent to the pulse swallow counter shown in FIG.
つぎにこの発明の他の実施例について説明する。 Next, another embodiment of the present invention will be described.
この発明の他の実施例は第３図に示す如く、この発明
の一実施例における４進アップカウンタに代って、８進
アップカウンタ７を用いた例である。As shown in FIG. 3, another embodiment of the present invention uses an octal up counter 7 instead of the quaternary up counter in one embodiment of the present invention.
８進アップカウンタ７の出力QA、QB、QCは論理回路11
に供給し、論理回路９の出力を分周比切換信号としてデ
ュアルモジュラスプリスケーラ1Aに供給して、デュアル
モジュラスプリスケーラ1Aの分周比を切換える。Octal output Q A of the up-counter 7, Q B, Q C the logic circuit 11
The output of the logic circuit 9 is supplied to the dual modulus prescaler 1A as a frequency division ratio switching signal to switch the frequency division ratio of the dual modulus prescaler 1A .
８進アップカウンタ７の出力QA、QBおよびQCは第１表
に示す如くである。Output Q A, Q B and Q C octal up counter 7 is as shown in Table 1.
また、論理回路８はＸ＝１とするときは第４図（ａ）
の如く８進アップカウンタ７の出力QA、QBおよびQCを入
力とするアンドゲート81のみで構成できて、８進アップ
カウンタ10の出力１周期の1/8分割長の期間、論理“1"
となる信号ｆが生成される。論理回路８はＸ＝２とする
ときは第４図（ｂ）の如く８進アップカウンタ７の出力
QBおよびQCを入力とするアンドゲート82のみで構成で
き、Ｘ＝３とするときは第４図（ｃ）に示す如く出力QA
およびQBの出力を入力とするオアゲート83とオアゲート
83の出力および８進アップカウンタ７のQCを入力とする
アンドゲート84とのみで構成でき、Ｘ＝４とするときは
第４図（ｄ）に示す如く出力QCを直接分周比切換信号と
することにより構成できる。また、同様にＸ＝５とする
ときは第４図（ｅ）に示す如く出力QAおよびQBの出力を
入力とするアンドゲート85とアンドゲート85の出力およ
び出力QCの出力を入力とするオアゲート86のみで構成で
き、Ｘ＝６とするときは出力QBおよびQCを入力とするオ
アゲート87のみで構成でき、Ｘ＝７とするときは出力
QA,QBおよびQCを入力とするオアゲート88のみで構成で
きる。 When the logic circuit 8 sets X = 1, FIG.
Made octal output Q A of the up-counter 7, composed of only the AND gate 81 which receives the Q B and Q C as the output 1 cycle of 1/8 division length period octal up counter 10, logic “1”
Is generated. When X = 2, the logic circuit 8 outputs the output of the octal up counter 7 as shown in FIG.
Q B and Q C to be composed of only the AND gate 82 which receives, X = 3 to the time the output Q A, as shown in FIG. 4 (c)
And the OR gate 8 3 and OR gate which receives the output of the Q B
8 3 outputs and can only be configured in the octal AND gate 8 4 for receiving the Q C up counter 7, X = 4 to time direct division output Q C as shown in FIG. 4 (d) It can be configured by using a ratio switching signal. Also, the same output as the X = 5 to when the fourth view output as shown in (e) Q A and Q output and output Q C of the AND gate 8 5 AND gate 8 5 which receives the output of the B can only be configured with the oR gate 8 6, input, when the X = 6 can be composed of only the oR gate 8 7 which receives the output Q B and Q C, when the X = 7 output
Q A, can be configured only by the OR gate 8 8 which receives the Q B and Q C.
いまデュアルモジュラスプリスケーラ1Aが、分周比切
換信号論理“1"のとき分周比Ｐ、論理“0"とき分周比
（Ｐ＋１）を選択する場合は、 分周比NT′＝Ｐ×［８−（８−Ｘ）］＋（Ｐ＋１）（８
−Ｘ） となる。Now, when the dual modulus prescaler 1A selects the division ratio P when the division ratio switching signal logic is “1” and the division ratio (P + 1) when the logic is “0”, the division ratio NT ′ = P × [8- (8-X)] + (P + 1) (8
−X).
またデュアルモジュラスプリスケーラ1Aが、分周比切
換信号論理“1"のとき分周比（Ｐ＋１）、論理“0"のと
き分周比Ｐを選択する場合は、 分周比NT′＝Ｐ×（８−Ｘ）＋（Ｐ＋１）Ｘ となる。When the dual modulus prescaler 1A selects the division ratio (P + 1) when the division ratio switching signal logic is "1" and the division ratio P when the logic is "0", the division ratio NT '= P × (8−X) + (P + 1) X.
なお、上記した如く本発明の一実施例では67分周の場
合、すなわちＰ＝16、Ｎ＝４、Ａ＝（Ｎ−１）＝３の場
合を例示したが、本発明の他の実施例の如くＰ、Ｎ、Ａ
はＮ＞Ａの範囲で任意に選択することができ、何れの場
合もＮ進カウンタおよび論理回路でＡ進カウンタおよび
コントローラに代えることができて、パルススワローカ
ウンタを実現できる。As described above, in one embodiment of the present invention, the case of dividing by 67, that is, the case of P = 16, N = 4, and A = (N-1) = 3 has been exemplified. Like P, N, A
Can be arbitrarily selected in the range of N> A. In any case, the N-ary counter and the logic circuit can replace the A-ary counter and the controller, and a pulse swallow counter can be realized.
（発明の効果） 以上説明した如くこの発明ではパルススワローカウン
タを構成するために従来必要としたＡ進カウンタおよび
コントローラは不要となり、Ｎ進カウンタの出力を入力
とし、かつ出力をデュアルモジュラスプリスケーラの分
周比を切換える分周比切換信号とする論理回路を新たに
設けるのみですむため、回路構成はきわめて簡単とな
り、実装上パターン設計も簡単となる。さらに誤動作の
要因も減少する効果がある。(Effects of the Invention) As described above, the present invention eliminates the need for an A-ary counter and a controller conventionally required for configuring a pulse swallow counter. The output of the N-ary counter is used as an input, and the output is divided by the dual modulus prescaler. Since it is only necessary to newly provide a logic circuit serving as a frequency division ratio switching signal for switching the frequency ratio, the circuit configuration becomes extremely simple, and the pattern design upon mounting becomes simple. Further, there is an effect that the cause of malfunction is reduced.
特にＮの値が小さい場合、新たに設ける論理回路はき
わめて簡単なものとなり大きな効果が得られる。In particular, when the value of N is small, the newly provided logic circuit is very simple, and a great effect can be obtained.
したがって安価に分周器を構成することができる。 Therefore, the frequency divider can be configured at low cost.
第１図はこの発明の一実施例の構成を示すブロック図。 第２図はこの発明の一実施例の作用の説明に供するタイ
ミング図。 第３図はこの発明の他の実施例の構成を示すブロック
図。 第４図はこの発明の他の実施例における論理回路の構成
図。 第５図は従来例の構成を示すブロック図。 １……デュアルモジュラスプリスケーラ、２……４進カ
ウンタ、３……３進カウンタ、４……コントローラ、６
……アンドゲート、21および22……JKフリップフロッ
プ、７……８進アップカウンタ、８……論理回路。FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention. FIG. 2 is a timing chart for explaining the operation of one embodiment of the present invention. FIG. 3 is a block diagram showing the configuration of another embodiment of the present invention. FIG. 4 is a configuration diagram of a logic circuit according to another embodiment of the present invention. FIG. 5 is a block diagram showing a configuration of a conventional example. 1 ... dual modulus prescaler, 2 ... quaternary counter, 3 ... ternary counter, 4 ... controller, 6
...... AND gate, 2 1 and 2 2 ...... JK flip-flop, 7 ...... octal up counter, 8 ...... logic circuit.
Claims (1)
アルモジュラスプリスケーラの出力を分周する１個のＮ
進カウンタと、Ｎ進カウンタの出力を入力とし、Ｎ進カ
ウンタ出力１周期のX/N期間（ＸはＮ＞Ｘの自然数）論
理“1"となる出力を生成し、かつ該出力をデュアルモジ
ュラスプリスケーラの分周比切換信号とする論理回路と
を備えたことを特徴とする分周器。A dual modulus prescaler and one N dividing the output of the dual modulus prescaler
The output of the binary counter and the output of the N-ary counter is input, the output which becomes logic "1" for the X / N period (X is a natural number of N> X) of one cycle of the output of the N-ary counter is generated, and the output is dual modulus. A frequency circuit comprising a prescaler frequency division ratio switching signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128970A JP2571622B2 (en) | 1989-05-24 | 1989-05-24 | Divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128970A JP2571622B2 (en) | 1989-05-24 | 1989-05-24 | Divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309716A JPH02309716A (en) | 1990-12-25 |
| JP2571622B2 true JP2571622B2 (en) | 1997-01-16 |
Family
ID=14997914
Family Applications (1)
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|---|---|---|---|
| JP1128970A Expired - Lifetime JP2571622B2 (en) | 1989-05-24 | 1989-05-24 | Divider |
Country Status (1)
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|---|---|
| JP (1) | JP2571622B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883435A (en) * | 1981-11-12 | 1983-05-19 | Nec Corp | Pulse swallow frequency dividing circuit |
-
1989
- 1989-05-24 JP JP1128970A patent/JP2571622B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883435A (en) * | 1981-11-12 | 1983-05-19 | Nec Corp | Pulse swallow frequency dividing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309716A (en) | 1990-12-25 |
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