JP2621205B2 - Divider circuit - Google Patents
Divider circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２つの異なる分周比を得ることができる分周
回路に関する。Description: TECHNICAL FIELD The present invention relates to a frequency dividing circuit capable of obtaining two different frequency dividing ratios.
従来、２つの異なる分周比を得る分周回路の一例と
て、第３図に示す回路が提案されている。この分周回路
は、1/8分周と1/4分周に切替え設定可能に構成した例で
あり、Ｄフリップフロップ11,13,16と、イクスクルーシ
ブオアゲート（XOR）12,15と、ナンドゲーオ（NAND）14
と、選択器17とで構成している。Conventionally, a circuit shown in FIG. 3 has been proposed as an example of a frequency dividing circuit for obtaining two different frequency dividing ratios. This frequency dividing circuit is an example in which switching between 1/8 frequency dividing and 1/4 frequency dividing can be set, and D flip-flops 11, 13, 16 and exclusive OR gates (XOR) 12, 15, , Nandgeo (NAND) 14
And a selector 17.
この回路では、第４図（ａ）〜（ｅ）に第３図の各点
ａ〜ｅに対応する信号波形を夫々示すように、入力信号
S1〔第４図（ａ）〕を、第１分周回路であるＤフリップ
フロップ11で1/2分周信号〔同図（ｂ）〕として分周
し、次にXOR12とＤフリップフロップ13からなる第２分
周回路で1/4分周信号〔同図（ｃ）〕として分周し、更
にNAND14,XOR15及びＤフリップフロップ16からなる第３
分周回路で1/8分周信号〔同図（ｅ）〕として分周して
いる。In this circuit, as shown in FIGS. 4A to 4E, signal waveforms corresponding to points a to e in FIG.
S1 [FIG. 4 (a)] is frequency-divided as a 1/2 frequency-divided signal [FIG. 4 (b)] by a D flip-flop 11, which is a first frequency dividing circuit. The second frequency divider circuit divides the frequency as a 1/4 frequency-divided signal ((c) in the figure), and further comprises a third circuit comprising NAND 14, XOR 15, and D flip-flop 16.
The frequency is divided as a 1/8 frequency-divided signal [FIG.
そして、第２分周回路の1/4分周信号〔同図（ｃ）〕
と第３分周回路の1/8分周信号〔同図（ｅ）〕とを選択
器17に入力させ、切替信号S2によって選択器17を動作さ
せて1/4又は1/8の分周信号を選択的に出力信号S3として
出力させることができる。Then, the 1/4 frequency-divided signal of the second frequency-dividing circuit [FIG.
And a 1/8 frequency-divided signal [(e)] of the third frequency divider circuit are input to the selector 17, and the selector 17 is operated by the switching signal S2 to perform 1/4 or 1/8 frequency division. The signal can be selectively output as the output signal S3.
上述した従来の分周回路では、1/4分周信号と1/8分周
信号を選択器17の切替動作によって選択しているが、こ
の選択動作は各分周信号とは非同期の切替信号S2により
行われる。このため、1/4又は1/8の各分周信号が出力さ
れている時に切替えが行われると、出力信号の一部のみ
が出力されて所謂「ひげ」が発生し、後段回路の誤動作
を招く等の問題が発生する。また、選択器17を必要とす
ることにより回路構成の複雑化を招くという問題もあ
る。In the above-described conventional frequency divider circuit, the 1/4 frequency-divided signal and the 1/8 frequency-divided signal are selected by the switching operation of the selector 17, but this selection operation is performed by a switching signal asynchronous with each frequency-divided signal. Performed by S2. For this reason, if switching is performed while the 1/4 or 1/8 frequency-divided signal is being output, only a part of the output signal is output and a so-called "whisker" occurs, which may cause malfunction of the subsequent circuit. This causes problems such as inviting. In addition, there is a problem that the circuit configuration becomes complicated due to the necessity of the selector 17.
本発明は選択器を不要にして構成の簡易化を図るとと
もに、出力信号における「ひげ」の発生を防止する分周
回路を提供することを目的としている。SUMMARY OF THE INVENTION It is an object of the present invention to provide a frequency dividing circuit which simplifies the configuration by eliminating the need for a selector and prevents generation of "whiskers" in an output signal.
本発明の分周回路は、夫々1/2分周動作する第１分周
回路から第ｎ分周回路までのｎ個の分周回路を直列接続
し、最終の第ｎ分周回路から1/2n分周信号を出力するよ
うにし、かつ第１分周回路をセット入力付Ｄフリップフ
ロップで構成し、このフリップフロップのセット入力端
子に1/2n分周信号と1/2n-1分周信号の切替信号を入力さ
せるように構成している。The frequency dividing circuit of the present invention connects n frequency dividing circuits from a first frequency dividing circuit to an n-th frequency dividing circuit, each of which performs a 1/2 frequency dividing operation, in series, and a 1 / n frequency dividing circuit from the final n-th frequency dividing circuit. A 2 n frequency-divided signal is output, and the first frequency divider circuit is constituted by a D flip-flop with a set input. A 1/2 n frequency-divided signal and a 1/2 n-1 are input to the set input terminal of the flip-flop. The switching signal for the frequency-divided signal is configured to be input.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の回路図であり、ここでは
第３図の例と同様に1/4分周信号と1/8分周信号を選択的
に出力可能な分周回路を例示している。FIG. 1 is a circuit diagram of one embodiment of the present invention. Here, as in the example of FIG. 3, a frequency dividing circuit capable of selectively outputting a 1/4 frequency dividing signal and a 1/8 frequency dividing signal is shown. An example is shown.
図において、１はセット入力付Ｄフリップフロップで
あり、クロック端子Ｃに入力信号S1を入力させ、かつＤ
端子には出力を帰還させており、これで第１の1/2分
周回路を構成している。なお、このＤフリップフロップ
１のセット端子Ｓには、切替信号S2を入力可能に構成し
ている。In the figure, reference numeral 1 denotes a D flip-flop with a set input, which inputs an input signal S1 to a clock terminal C, and
The output is fed back to the terminal, which constitutes a first 1/2 frequency dividing circuit. The set signal S of the D flip-flop 1 is configured to be able to input a switching signal S2.
２はXOR,3はＤフリップフロップであり、前記フリッ
プフロップ１のＱ出力と自身のＱ出力とをXOR2に入力さ
せ、その出力をＤ端子に入力させている。また、クロッ
ク端子Ｃには入力信号S1を入力させており、これで第２
の1/2分周回路を構成している。Reference numeral 2 denotes an XOR, and 3 denotes a D flip-flop. The Q output of the flip-flop 1 and its own Q output are input to XOR2, and the output is input to a D terminal. Also, the input signal S1 is input to the clock terminal C, and the second
1/2 frequency divider circuit.
４はNAND,5はXOR,6はＤフリップフロップであり、前
記フリップフロップ1,3の各Ｑ出力を夫々NAND4に入力さ
せ、その出力とＤフリップフロップ６の出力とをXOR5
に入力させている。そして、このXOR5の出力をＤフリッ
プフロップ６のＤ端子に入力させ、かつクロック端子Ｃ
に前記入力信号S1を入力させることにより、第３の1/2
分周回路を構成している。このＤフリップフロップ６の
Ｑ出力は、分周出力S3として出力される。4 is a NAND, 5 is an XOR, and 6 is a D flip-flop. The Q output of each of the flip-flops 1 and 3 is input to NAND4, and the output of the flip-flop is output as XOR5.
Is entered. Then, the output of this XOR5 is input to the D terminal of the D flip-flop 6, and the clock terminal C
Inputting the input signal S1 to the third
A frequency dividing circuit is configured. The Q output of the D flip-flop 6 is output as a divided output S3.
したがって、この分周回路によれば、セット入力付Ｄ
フリップフロップ１のセット端子Ｓに入力される切替信
号S2が“L"のときには、このＤフリップフロップ１は通
常のＤフリップフロップと同様に動作され、第３図に示
した従来の回路と同一の動作をしてクロック信号S1を分
周し、その出力信号S3に1/8分周信号を出力する。第１
図における各点ａ〜ｅの信号波形は、第４図（ａ）〜
（ｅ）と同じである。Therefore, according to this frequency dividing circuit, D
When the switching signal S2 input to the set terminal S of the flip-flop 1 is "L", the D flip-flop 1 operates in the same manner as a normal D flip-flop, and is the same as the conventional circuit shown in FIG. It operates to divide the frequency of the clock signal S1, and outputs a 1/8 frequency-divided signal to the output signal S3. First
The signal waveforms at points a to e in the figure are shown in FIGS.
Same as (e).
一方、切替信号S2が“H"になると、各点の信号波形
は、第２図（ａ）〜（ｅ）に示すようになる。即ち、セ
ット入力付Ｄフリップフロップ１のＱ出力は同図（ｂ）
のように連続して“H"となり、第１の分周回路の機能が
停止される。このため、第２分周回路のＤフリップフロ
ップ３のＱ出力の信号波形は同図（ｃ）のように1/2分
周された信号となる。また、第３分周回路のＤフリップ
フロップ６のＱ出力の信号波形は同図（ｅ）のようにな
り、1/4分周された出力信号S3として出力される。On the other hand, when the switching signal S2 becomes "H", the signal waveform at each point becomes as shown in FIGS. 2 (a) to 2 (e). That is, the Q output of the D flip-flop 1 with set input is shown in FIG.
, And the function of the first frequency dividing circuit is stopped. For this reason, the signal waveform of the Q output of the D flip-flop 3 of the second frequency divider becomes a signal whose frequency is halved as shown in FIG. Also, the signal waveform of the Q output of the D flip-flop 6 of the third frequency dividing circuit is as shown in FIG. 3E, and is output as an output signal S3 whose frequency has been reduced by 1/4.
したがって、切替信号S2を“H"又は“L"に切替設定す
ることにより、出力信号S3を1/4分周或いは1/8分周信号
として選択的に切替えることができる。Therefore, by setting the switching signal S2 to "H" or "L", the output signal S3 can be selectively switched as a 1/4 frequency-divided signal or a 1/8 frequency-divided signal.
これにより、従来の選択器を不要とし構成の簡易化を
達成できる。また、切替信号S2の切替えに共うセット入
力付Ｄフリップフロップ１の出力は、入力信号S1に同期
した状態で出力されるため、切替時における「ひげ」が
発生することはない。This eliminates the need for a conventional selector and can simplify the configuration. Further, the output of the D flip-flop with set input 1 accompanying the switching of the switching signal S2 is output in a state synchronized with the input signal S1, so that "whiskers" do not occur at the time of switching.
ここで、前記実施例は1/4分周信号と1/8分周信号を切
替える例について説明したが、1/2の関係にある分周信
号であれば第１分周回路から第ｎ分周回路まで設けた回
路構成にすれば、本発明を同様に適用できることは言う
までもない。即ち、1/2分周する第１分周回路から第ｎ
分周回路までのｎ個の分周回路を直列接続し、最終の第
ｎ分周回路から1/2n分周信号を出力する分周回路を構成
した場合、第１分周回路をセット入力付Ｄフリップフロ
ップで構成し、このフリップフロップのセット入力端子
に1/2n分周信号と1/2n-1分周信号の切替信号を入力する
構成とすればよく、このｎの値は任意に設定することが
できる。Here, in the above embodiment, an example in which the 1/4 frequency-divided signal and the 1/8 frequency-divided signal are switched has been described. It is needless to say that the present invention can be similarly applied to a circuit configuration including a peripheral circuit. That is, from the first frequency divider that divides the frequency by 1/2,
When the n frequency dividers up to the frequency divider are connected in series and a frequency divider that outputs a 1/2 n frequency divider signal from the final nth frequency divider is configured, the first frequency divider is set and input. constituted by urging D flip-flop may be configured to input a switching signal 1/2 n divided signal and 1/2 n-1 divided signal to the set input terminal of the flip-flop, the value of n is It can be set arbitrarily.
以上説明したように本発明は、夫々1/2分周動作する
ｎ個の分周回路を直列接続して最終の第ｎ分周回路から
1/2n分周信号を出力するようにするとともに、第１分周
回路をセット入力付Ｄフリップフロップで構成し、この
フリップフロップのセット入力端子に1/2n分周信号と1/
2n-1分周信号の切替信号を入力させるように構成してい
るので、分周の切替用の選択器を不要にして回路構成の
簡易化を図るとともに、分周切替えを入力信号に同期さ
せて行うことができ、出力信号における「ひげ」の発生
を防止して好適な分周出力を得ることができる効果があ
る。As described above, according to the present invention, the n number of frequency dividing circuits each performing a 1/2 frequency dividing operation are connected in series and the final n-th frequency dividing circuit is used.
In addition to outputting a 1/2 n frequency-divided signal, the first frequency divider circuit is constituted by a D flip-flop with a set input, and the 1/2 n frequency-divided signal and 1 /
2 Since the switching signal of the n-1 frequency division signal is input, the selector for frequency division switching is not required, simplifying the circuit configuration and synchronizing the frequency division switching with the input signal. This has the effect of preventing generation of "whiskers" in the output signal and obtaining a suitable frequency-divided output.
第１図は本発明の一実施例の回路図、第２図（ａ）乃至
（ｅ）は第１図の各点ａ乃至ｅにおける信号波形図、第
３図は従来の分周回路の回路図、第４図（ａ）乃至
（ｅ）は第３図の各点ａ乃至ｅにおける信号波形図であ
る。 １……セット入力付Ｄフリップフロップ、11……Ｄフリ
ップフロップ、2,12……イクスクシーシブオアゲート、
3,13……Ｄフリップフロップ、4,14……ナンドゲート、
5,15……イクスクルーシブオアゲート、6,16……Ｄフリ
ップフロップ、17……選択器、S1……入力信号、S2……
切替信号、S3……出力信号（分周信号）。1 is a circuit diagram of an embodiment of the present invention, FIGS. 2 (a) to 2 (e) are signal waveform diagrams at points a to e in FIG. 1, and FIG. 3 is a circuit of a conventional frequency dividing circuit. FIGS. 4 (a) to 4 (e) are signal waveform diagrams at points a to e in FIG. 1 ... D flip-flop with set input, 11 ... D flip-flop, 2,12 ... Exclusive OR gate,
3,13 ... D flip-flop, 4,14 ... Nand gate,
5,15 ... Exclusive OR gate, 6,16 ... D flip-flop, 17 ... Selector, S1 ... Input signal, S2 ...
Switching signal, S3 ... Output signal (divided signal).
Claims (1)
ｎ分周回路までのｎ個の分周回路を直列接続し、最終の
第ｎ分周回路から1/2n分周信号を出力する分周回路にお
いて、前記第１分周回路をセット入力付Ｄフリップフロ
ップで構成し、このフリップフロップのセット入力端子
に1/2n分周信号と1/2n-1分周信号の切替信号を入力させ
るように構成したことを特徴とする分周回路。1. A series connecting n frequency dividing circuit from the first frequency divider which operates respective 1/2 frequency to the n frequency dividing circuit, 1/2 n frequency from the final n-th frequency dividing circuit In the frequency dividing circuit for outputting a frequency-divided signal, the first frequency dividing circuit is constituted by a D flip-flop with a set input, and the set input terminal of the flip-flop has a 1/2 n frequency-divided signal and a 1/2 n-1 divided frequency. A frequency dividing circuit configured to input a switching signal of a frequency dividing signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20518487A JP2621205B2 (en) | 1987-08-20 | 1987-08-20 | Divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20518487A JP2621205B2 (en) | 1987-08-20 | 1987-08-20 | Divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449425A JPS6449425A (en) | 1989-02-23 |
| JP2621205B2 true JP2621205B2 (en) | 1997-06-18 |
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ID=16502800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| JP (1) | JP2621205B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114337652B (en) * | 2022-02-15 | 2022-06-17 | 山东兆通微电子有限公司 | Frequency divider circuit and frequency synthesizer |
-
1987
- 1987-08-20 JP JP20518487A patent/JP2621205B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449425A (en) | 1989-02-23 |
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