JP2570993B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2570993B2 JP2570993B2 JP5288925A JP28892593A JP2570993B2 JP 2570993 B2 JP2570993 B2 JP 2570993B2 JP 5288925 A JP5288925 A JP 5288925A JP 28892593 A JP28892593 A JP 28892593A JP 2570993 B2 JP2570993 B2 JP 2570993B2
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- JP
- Japan
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- wiring
- insulating film
- photoelectric element
- integrated circuit
- circuit device
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- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に多層配線に関する。
し、特に多層配線に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置は、図２に示
すように、シリコン基板１の上に形成した絶縁膜２の上
に選択的に形成した複数の下層のアルミニウム配線３
と、このアルミニウム配線３を含む絶縁膜２の上に形成
した層間絶縁膜４と、アルミニウム配線３上の層間絶縁
膜４に形成したスルーホール５と、スルーホール５を介
して各アルミニウム配線３と互に直列に接続する複数の
上層のアルミニウム配線６とを有し、これらのアルミニ
ウム配線３，６は各スルーホール５を介して数千から数
万個直列接続して構成され、スルーホールにおけるコン
タクトの良否をチェックしていた。
すように、シリコン基板１の上に形成した絶縁膜２の上
に選択的に形成した複数の下層のアルミニウム配線３
と、このアルミニウム配線３を含む絶縁膜２の上に形成
した層間絶縁膜４と、アルミニウム配線３上の層間絶縁
膜４に形成したスルーホール５と、スルーホール５を介
して各アルミニウム配線３と互に直列に接続する複数の
上層のアルミニウム配線６とを有し、これらのアルミニ
ウム配線３，６は各スルーホール５を介して数千から数
万個直列接続して構成され、スルーホールにおけるコン
タクトの良否をチェックしていた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、スルーホールにおける配線の接続不良が
発生した際に、数千から数万個のスルーホールを介して
接続されるスルーホールのコンタクトチェック用素子の
接続不良箇所を特定することが非常に困難であり、その
ため、接続不良の原因の解明に手間取るという問題点が
あった。
回路装置では、スルーホールにおける配線の接続不良が
発生した際に、数千から数万個のスルーホールを介して
接続されるスルーホールのコンタクトチェック用素子の
接続不良箇所を特定することが非常に困難であり、その
ため、接続不良の原因の解明に手間取るという問題点が
あった。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板に形成した光電素子と、前記光電素
子上に形成して前記光電素子の一端に接続し且つ前記光
電素子に光を入射させるための透明電極と、前記透明電
極を含む表面に形成した絶縁膜と、前記絶縁膜に形成し
たコンタクトホールを介して前記透明電極に接続した下
層の第１の配線および前記光電素子の他端にそれぞれ接
続した下層の第２の配線と、前記第１および第２の配線
を含む表面に形成した層間絶縁膜と、前記層間絶縁膜に
形成したスルーホールを介して前記第１の配線と第２の
配線とを接続し前記層間膜の上に形成した上層の第３の
配線とを有する。
装置は、半導体基板に形成した光電素子と、前記光電素
子上に形成して前記光電素子の一端に接続し且つ前記光
電素子に光を入射させるための透明電極と、前記透明電
極を含む表面に形成した絶縁膜と、前記絶縁膜に形成し
たコンタクトホールを介して前記透明電極に接続した下
層の第１の配線および前記光電素子の他端にそれぞれ接
続した下層の第２の配線と、前記第１および第２の配線
を含む表面に形成した層間絶縁膜と、前記層間絶縁膜に
形成したスルーホールを介して前記第１の配線と第２の
配線とを接続し前記層間膜の上に形成した上層の第３の
配線とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ），（ｂ）は本発明の一実施例を
示す半導体チップの平面図およびＡ−Ａ′線断面図であ
る。
示す半導体チップの平面図およびＡ−Ａ′線断面図であ
る。
【０００７】図１（ａ），（ｂ）に示すように、ｎ型の
シリコン基板１の一主面に選択的にｐ+ 型領域７を形成
した後、ｐ+ 型領域７の内側にｐ- 型領域８を形成し、
更にｐ- 型領域８内にｎ型領域９を形成し、ｎ型領域９
の表面にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）
膜等の透明電極１０を選択的に形成してアバランシェフ
ォトダイオードを形成する。次に、このアバランシェフ
ォトダイオードを含むシリコン基板１の表面に絶縁膜２
を形成して選択的にエッチングし透明電極１０上の開孔
部１１およびｐ+ 型領域７上のコンタクトホール１２を
形成する。
シリコン基板１の一主面に選択的にｐ+ 型領域７を形成
した後、ｐ+ 型領域７の内側にｐ- 型領域８を形成し、
更にｐ- 型領域８内にｎ型領域９を形成し、ｎ型領域９
の表面にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）
膜等の透明電極１０を選択的に形成してアバランシェフ
ォトダイオードを形成する。次に、このアバランシェフ
ォトダイオードを含むシリコン基板１の表面に絶縁膜２
を形成して選択的にエッチングし透明電極１０上の開孔
部１１およびｐ+ 型領域７上のコンタクトホール１２を
形成する。
【０００８】次に、開孔部１１およびコンタクトホール
１２を含む絶縁膜２の上にアルミニウム膜を堆積してパ
ターニングし、開孔部１１の透明電極１０およびコンタ
クトホール１２のｐ+ 型領域７にそれぞれ接続するアル
ミニウム配線３ａ，３ｂを形成する。
１２を含む絶縁膜２の上にアルミニウム膜を堆積してパ
ターニングし、開孔部１１の透明電極１０およびコンタ
クトホール１２のｐ+ 型領域７にそれぞれ接続するアル
ミニウム配線３ａ，３ｂを形成する。
【０００９】次に、アルミニウム配線３ａ，３ｂを含む
絶縁膜２の上に層間絶縁膜４を堆積し、アルミニウム配
線３ａ，３ｂ上の層間絶縁膜４にスルーホール５を形成
する。次に、スルホール５を含む層間絶縁膜４の上にア
ルミニウム膜を堆積してパターニングし、スルーホール
５を介してアルミニウム配線３ａとアルミニウム配線３
ｂとの間を接続するアルミニウム配線６を形成する。
絶縁膜２の上に層間絶縁膜４を堆積し、アルミニウム配
線３ａ，３ｂ上の層間絶縁膜４にスルーホール５を形成
する。次に、スルホール５を含む層間絶縁膜４の上にア
ルミニウム膜を堆積してパターニングし、スルーホール
５を介してアルミニウム配線３ａとアルミニウム配線３
ｂとの間を接続するアルミニウム配線６を形成する。
【００１０】このように、アルミニウム配線３ａ，３ｂ
を介してアルミニウム配線６の両端に並列に接続された
アバランシェフォトダイオードを有する素子を直列に多
数個を接続してスルーホールにおける接続の良否をチェ
ックするデバイスを構成する。
を介してアルミニウム配線６の両端に並列に接続された
アバランシェフォトダイオードを有する素子を直列に多
数個を接続してスルーホールにおける接続の良否をチェ
ックするデバイスを構成する。
【００１１】ここで、アルミニウム配線６とアルミニウ
ム配線３ａ又はアルミニウム配線３ｂとを接続するスル
ーホール５のいずれかで接続不良を発生すると、アルミ
ニウム配線３ａとアルミニウム配線３ｂとの間で断線を
生ずるが、同時にアバランシェフォトダイオードに逆バ
イアスの電位が印加され、このアバランシェフォトダイ
オードに光が照射されると断線していたアルミニウム配
線３ａとアルミニウム配線３ｂ間が導通する。従って、
配列されたアバンシェフォトダイオードを順次光ビーム
で走査し、光照射で断線が回復する箇所を見付けること
で容易に断線箇所を捜し当てることができる。
ム配線３ａ又はアルミニウム配線３ｂとを接続するスル
ーホール５のいずれかで接続不良を発生すると、アルミ
ニウム配線３ａとアルミニウム配線３ｂとの間で断線を
生ずるが、同時にアバランシェフォトダイオードに逆バ
イアスの電位が印加され、このアバランシェフォトダイ
オードに光が照射されると断線していたアルミニウム配
線３ａとアルミニウム配線３ｂ間が導通する。従って、
配列されたアバンシェフォトダイオードを順次光ビーム
で走査し、光照射で断線が回復する箇所を見付けること
で容易に断線箇所を捜し当てることができる。
【００１２】なお、アルミニウム配線３ａ，３ｂ，６の
代りに不純物を含む多結晶シリコン膜又はタングステン
やモリブデン等の高融点金属膜又はこれらのシリサイド
膜からなる配線を用いても良く、３層以上の多層配線構
造を採用しても良い。
代りに不純物を含む多結晶シリコン膜又はタングステン
やモリブデン等の高融点金属膜又はこれらのシリサイド
膜からなる配線を用いても良く、３層以上の多層配線構
造を採用しても良い。
【００１３】また、アバランシェフォトダイオードの代
りにフォトトランジスタや光導電体素子等を用いること
もできる。
りにフォトトランジスタや光導電体素子等を用いること
もできる。
【００１４】
【発明の効果】以上説明したように本発明は、スルーホ
ールチェック用素子にスルーホール接続不良箇所を検出
するための光電素子を並列に接続することにより、光ビ
ームを光電素子に順次照射してスルーホール接続不良箇
所を容易に検出することができ、スルーホール接続不良
の原因を解明するのが容易になるという効果を有する。
ールチェック用素子にスルーホール接続不良箇所を検出
するための光電素子を並列に接続することにより、光ビ
ームを光電素子に順次照射してスルーホール接続不良箇
所を容易に検出することができ、スルーホール接続不良
の原因を解明するのが容易になるという効果を有する。
【図１】本発明の一実施例を示す半導体チップの平面図
およびＡ−Ａ′線断面図。
およびＡ−Ａ′線断面図。
【図２】従来の半導体集積回路装置の一例を示す半導体
チップの平面図およびＢ−Ｂ′線断面図。
チップの平面図およびＢ−Ｂ′線断面図。
１ シリコン基板 ２ 絶縁膜 ３ａ，３ｂ，６ アルミニウム配線 ４ 層間絶縁膜 ５ スルーホール ７ ｐ+ 型領域 ８ ｐ- 型領域 ９ ｎ型領域 １０ 透明電極 １１ 開孔部 １２ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/10 Ｈ０１Ｌ 31/10 Ｚ
Claims (2)
- 【請求項１】 半導体基板に形成した光電素子と、前記
光電素子上に形成して前記光電素子の一端に接続し且つ
前記光電素子に光を入射させるための透明電極と、前記
透明電極を含む表面に形成した絶縁膜と、前記絶縁膜に
形成したコンタクトホールを介して前記透明電極に接続
した下層の第１の配線および前記光電素子の他端にそれ
ぞれ接続した下層の第２の配線と、前記第１および第２
の配線を含む表面に形成した層間絶縁膜と、前記層間絶
縁膜に形成したスルーホールを介して前記第１の配線と
第２の配線とを接続し前記層間膜の上に形成した上層の
第３の配線とを有することを特徴とする半導体集積回路
装置。 - 【請求項２】 光電素子がアバランシェフォトダイオー
ド，フォトトランジスタ又は光導電体素子のいずれかか
らなる請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288925A JP2570993B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288925A JP2570993B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142575A JPH07142575A (ja) | 1995-06-02 |
| JP2570993B2 true JP2570993B2 (ja) | 1997-01-16 |
Family
ID=17736583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5288925A Expired - Lifetime JP2570993B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570993B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480288B1 (ko) * | 2001-09-26 | 2005-04-06 | 삼성전자주식회사 | 평면형 애벌랜치 포토다이오드 |
-
1993
- 1993-11-18 JP JP5288925A patent/JP2570993B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142575A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960903 |