JP2569944B2 - Current mirror circuit - Google Patents

Current mirror circuit

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JP2569944B2 JP2287122A JP28712290A JP2569944B2 JP 2569944 B2 JP2569944 B2 JP 2569944B2 JP 2287122 A JP2287122 A JP 2287122A JP 28712290 A JP28712290 A JP 28712290A JP 2569944 B2 JP2569944 B2 JP 2569944B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えば電子交換機の加入者回路に使用される
カレントミラー回路に係わり、特に、その動作時間の改
良を図ったカレントミラー回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current mirror circuit used, for example, in a subscriber circuit of an electronic exchange, and more particularly to a current mirror circuit whose operation time is improved.

〔従来の技術〕[Conventional technology]

例えば電子交換機では、加入者回路にカレントミラー
回路を使用している。
For example, in an electronic exchange, a current mirror circuit is used for a subscriber circuit.

第2図は、従来のこのようなカレントミラー回路を示
したものである。このカレントミラー回路で電源VCC
抵抗R1を介してカレントミラー用入力側トランジスタQ1
のエミッタに接続されている。また、電源VCCは抵抗
R21、R22、……R23をそれぞれ介してカレントミラー出
力側トランジスタQ21、Q22、……Q2Nのエミッタに接続
されている。ここで数値Nは、カレントミラー回路の出
力数を表わした正の整数である。カレントミラー出力側
トランジスタQ21、Q22、……Q2Nのベースは、相互に接
続されている。またこれらのトランジスタQ21、Q22、…
…Q2Nのコレクタは、カレントミラー用出力端子T01、T
02、……T0Nに接続されている。カレントミラー用入力
側トランジスタQ1のコレクタは出力端子T1に接続されて
いる。
FIG. 2 shows such a conventional current mirror circuit. Power V CC input side transistor current mirror via a resistor R 1 Q 1 in the current mirror circuit
Connected to the emitter. The power supply V CC is a resistor
R 21, R 22, ...... R 23 a current mirror output transistors Q 21 through respectively, Q 22, and is connected to the emitter of ...... Q 2N. Here, the numerical value N is a positive integer representing the number of outputs of the current mirror circuit. Current mirror output transistors Q 21, Q 22, based ...... Q 2N are connected to each other. In addition of these transistors Q 21, Q 22, ...
… The collectors of Q 2N are the output terminals T 01 and T for the current mirror.
02 , ...... Connected to T0N . The collector of the input-side transistor Q 1 for the current mirror is connected to the output terminal T 1.

このカレントミラー回路では、カレントミラー用入力
側トランジスタQ1のコレクタを流れる電流を電流IIN1
表わすと、所望のカレントミラー比の出力電流IOUT1、I
OUT2、……IOUTNがそれぞれのカレントミラー出力側ト
ランジスタQ21、Q22、……Q2Nのコレクタから得られる
ことになる。
In the current mirror circuit, when representing the current through the collector of the input side transistor Q 1 for current mirror current I IN1, the output current of the desired current mirror ratio I OUT1, I
OUT2, ...... I OUTN each of the current mirror output transistors Q 21, Q 22, will be obtained from the collector of ...... Q 2N.

またこの回路では、カレントミラー用入力側トランジ
スタQ1および出力側トランジスタQ21、Q22、……Q2N
ベース電流に起因するカレントミラー比の誤差を軽減す
るための工夫を行っている。すなわち、それぞれのトラ
ンジスタQ1、Q21、Q22、……Q2Nのベースに電流増幅率
補償用トランジスタQ0のエミッタ側を接続している。そ
して、この電流増幅率補償用トランジスタQ0の電流増幅
率をβとすると、これらのトランジスタQ1、Q21
Q22、……Q2Nのベース電流が1/βとなるようしてい
る。
In this circuit it has been devised to reduce the error in the current mirror ratio due to the base current of the current mirror input side transistor Q 1 and the output-side transistors Q 21, Q 22, ...... Q 2N. That is, each connected transistors Q 1, Q 21, Q 22 , the emitter side of the ...... Q current gain compensation transistor Q 0 to the base of 2N. Assuming that the current amplification factor of the current amplification factor compensating transistor Q 0 is β 0 , these transistors Q 1 , Q 21 ,
The base current of Q 22 ,..., Q 2N is set to 1 / β 0 .

電源VCCとカレントミラー用入力側トランジスタQ1
コレクタ間には、交流遮断用コンデンサC′が接続され
ている。交流遮断用コンデンサC′は、入力電流IIN
ら交流成分を除去し、カレントミラー用入力側トランジ
スタQ1のコレクタに流れる電流を直流分のみの電流IIN1
としている。
Power V CC and the collector of the current mirror input transistor Q 1, AC blocking capacitor C 'is connected. AC blocking capacitor C 'is input current I IN AC components are removed from the current of the current flowing in the collector of the input side transistor Q 1 current mirror only a DC component I IN1
And

トランジスタQ3は、電源VCCにエミッタを接続し、コ
レクタをカレントミラー用入力側トランジスタQ1のコレ
クタに接続している。また、ベースは、このカレントミ
ラー回路の出力電流制御入力端子T3に接続されている。
このコレクタ出力電流制御用トランジスタQ3のコレクタ
電流が入力電流IINよりも大きくなるようなベース電流
を流すと、トランジスタQ3は飽和し、カレントミラー回
路は停止する。また、コレクタ出力電流制御用トランジ
スタQ3のベース電流を零に設定することによってトラン
ジスタQ3のコレクタ電流は零となり、カレントミラー回
路が動作する。
Transistor Q 3 are connected to the emitter to a power source V CC, and a collector connected to the collector of the input-side transistor Q 1 current mirror. The base is connected to the output current control input terminal T 3 of the current mirror circuit.
When the collector current of the collector output current controlling transistor Q 3 is flow the base current that is larger than the input current I IN, the transistor Q 3 are saturated, the current mirror circuit is stopped. The collector current of the transistor Q 3 by setting to zero the base current of the collector output current control transistor Q 3 are next to zero, the current mirror circuit operates.

〔発明の解決しようとする課題〕[Problem to be solved by the invention]

このような従来のカレントミラー回路で、出力電流I
OUT1、IOUT2、……IOUTNが停止しているときには、交流
遮断用コンデンサC′に電荷が充電されていない。この
ため、出力電流IOUT1、IOUT2、……IOUTNがが停止状態
から動作状態に移行するとき、トランジスタQ0、Q1が動
作電圧(ベース・エミッタ間電圧)に到達するまでの立
上がり時間が長くなり、動作時間が長くなるという欠点
があった。
With such a conventional current mirror circuit, the output current I
When OUT1 , IOUT2 ,..., IOUTN are stopped, no charge is charged in the AC blocking capacitor C '. Therefore, when the output currents I OUT1 , I OUT2 ,..., I OUTN shift from the stop state to the operation state, the rise time until the transistors Q 0 and Q 1 reach the operation voltage (base-emitter voltage). And the operating time becomes longer.

動作時間を短縮するためには、交流遮断用コンデンサ
C′の容量を小さくすればよい。ところが、この容量を
小さくすると必要とする交流遮断周波数を満足すること
ができなくなる。
In order to shorten the operation time, the capacity of the AC interrupting capacitor C 'may be reduced. However, if the capacitance is reduced, the required AC cutoff frequency cannot be satisfied.

このように従来のカレントミラー回路では、動作時間
と交流遮断周波数といった2つの要求をともに満足させ
ることができないという問題があった。
As described above, the conventional current mirror circuit has a problem that it is not possible to satisfy both of the two requirements such as the operation time and the AC cutoff frequency.

そこで本発明の目的は、これら2つの要求を満足させ
ることのできるカレントミラー回路を提供することにあ
る。
Accordingly, an object of the present invention is to provide a current mirror circuit that can satisfy these two requirements.

〔課題を解決するための手段〕[Means for solving the problem]

請求項1記載の発明ではエミッタが抵抗を介して電源
に接続された入力側PNPトランジスタと、同じくエミッ
タが抵抗を介して電源に接続されベースが入力側PNPト
ランジスタのベースに共通接続されたN個の出力側トラ
ンジスタと、入力側PNPトランジスタのコレクタと前記
電源との間に接続された交流遮断用のコンデンサと、エ
ミッタが入力側PNPトランジスタおよび出力側トランジ
スタのベースに接続され、コレクタが基準電位に接続さ
れ、ベースが抵抗を介して入力側PNPトランジスタのコ
レクタに接続された電流増幅率補償用PNPトランジスタ
と、ベースを入力とし、エミッタが電源に接続されコレ
クタが電流増幅率補償用トランジスタのベースに接続さ
れたコレクタ出力電流制御用PNPトランジスタとをカレ
ントミラー回路に具備させる。
According to the first aspect of the present invention, an input-side PNP transistor whose emitter is connected to a power supply via a resistor, and N transistors whose emitters are connected to a power supply via a resistor and whose base is commonly connected to the base of the input-side PNP transistor An output transistor, an AC blocking capacitor connected between the collector of the input PNP transistor and the power supply, an emitter connected to the base of the input PNP transistor and the output transistor, and a collector connected to the reference potential. The current amplification factor compensation PNP transistor whose base is connected to the collector of the input side PNP transistor via a resistor and the base is input, the emitter is connected to the power supply, and the collector is connected to the base of the current amplification factor compensation transistor. A current mirror circuit is provided with the connected collector output current control PNP transistor.

また、請求項2記載の発明では、エミッタが抵抗を介
して電源に接続された入力側NPNトランジスタと、同じ
くエミッタが抵抗を介して電源に接続されベースが入力
側NPNトランジスタのベースに共通接続されたN個の出
力側トランジスタと、入力側NPNトランジスタのコレク
タと電源との間に接続された交流遮断用のコンデンサ
と、エミッタが入力側NPNトランジスタおよび出力側ト
ランジスタのベースに接続され、コレクタが基準電位に
接続され、ベースが抵抗を介して入力側NPNトランジス
タのコレクタに接続された電流増幅率補償用NPNトラン
ジスタと、ベースを入力とし、エミッタが前記電源に接
続されコレクタが前記電流増幅率補償用トランジスタの
ベースに接続されたコレクタ出力電流制御用NPNトラン
ジスタとをカレントミラー回路に具備させる。
According to the second aspect of the present invention, the input-side NPN transistor whose emitter is connected to the power supply via the resistor, and the emitter is connected to the power supply via the resistor and the base is commonly connected to the base of the input-side NPN transistor. N output-side transistors, an AC-blocking capacitor connected between the collector of the input-side NPN transistor and the power supply, and an emitter connected to the base of the input-side NPN transistor and the output-side transistor. A current amplification factor compensation NPN transistor having a base connected to the collector of the input side NPN transistor via a resistor, a base connected to the input, an emitter connected to the power supply, and a collector used for the current amplification factor compensation. A current mirror circuit with a collector output current control NPN transistor connected to the base of the transistor To.

更に請求項3記載の発明では、請求項1または請求項
2記載の基準電位をグランド電位に設定する。
Further, in the invention according to claim 3, the reference potential according to claim 1 or 2 is set to the ground potential.

すなわち請求項1または請求項2記載の発明では、入
力側PNPトランジスタのコレクタと電流増幅率補償用ト
ランジスタのベースとの間に抵抗を接続し、この抵抗と
入力電流との積の電圧で交流遮断用のコンデンサを充電
することによって動作時間を短縮する。また出力電流停
止時の交流遮断用コンデンサの充電電圧は抵抗R0によっ
て決定され、コンデンサの容量とは無関係なため、前記
した動作時間と交流遮断周波数の双方の条件を同時に満
足することが可能になる。
That is, according to the first or second aspect of the present invention, a resistor is connected between the collector of the input-side PNP transistor and the base of the current amplification factor compensating transistor, and the AC is cut off at a voltage of the product of the resistor and the input current. The operation time is shortened by charging the capacitor for use. In addition, the charging voltage of the AC interrupting capacitor when the output current is stopped is determined by the resistance R0 and is independent of the capacitance of the capacitor, so that it is possible to simultaneously satisfy both the above-described conditions of the operation time and the AC interrupting frequency. Become.

〔実施例〕〔Example〕

以下実施例につき本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to examples.

第1図は本発明の一実施例におけるカレントミラー回
路の回路構成を表わしたものである。この回路では、PN
P型のカレントミラー用入力側トランジスタQ1およびカ
レントミラー用出力側トランジスタQ21、Q22、……Q2N
のベースが相互に接続され、これらのエミッタはそれぞ
れ抵抗R1、R21、R22、……R2Nを介して電源VCCに接続さ
れている。トランジスタQ21、Q22、……Q2Nのコレクタ
は、カレントミラー用出力端子T01、T02、……T0Nに接
続されている。カレントミラー用入力側トランジスタQ1
のコレクタは出力端子T1に接続されている。
FIG. 1 shows a circuit configuration of a current mirror circuit according to an embodiment of the present invention. In this circuit, PN
Input for P-type current mirror transistors Q 1 and current mirror output transistors Q 21, Q 22, ...... Q 2N
Are connected to each other, and their emitters are connected to a power supply V CC via resistors R 1 , R 21 , R 22 ,..., R 2N , respectively. The collectors of the transistors Q 21 , Q 22 ,..., Q 2N are connected to current mirror output terminals T 01 , T 02 ,. Input transistor Q 1 for current mirror
The collector is connected to the output terminal T 1.

交流遮断用コンデンサCは、電源VCCとカレントミラ
ー用入力側トランジスタQ1のコレクタ間に接続されてい
る。この交流遮断用コンデンサCは、入力電流IINから
交流成分を除去し、カレントミラー用入力側トランジス
タQ1のコレクタに流れる電流を直流分のみのIN1として
いる。
AC blocking capacitor C is connected between the collectors of the power supply V CC and a current mirror input side transistor Q 1. The AC blocking capacitor C removes an AC component from the input current I IN , and the current flowing through the collector of the input terminal Q 1 for the current mirror is set as I N1 only for the DC component.

PNP型の電流増幅率補償用トランジスタQ0は、そのベ
ースがカレントミラー用入力側トランジスタQ1のコレク
タに直接接続され、エミッタがカレントミラー用入力側
トランジスタQ1および出力側トランジスタQ21、Q22、…
…Q2Nのベースに共通接続され、コレクタが基準電位と
しての地気に接続されている。
The PNP current gain compensation transistor Q 0 has its base connected directly to the collector of the input side transistor Q 1 current mirror, the emitter input side transistor current mirror Q 1 and the output-side transistors Q 21, Q 22
... they are commonly connected to the base of Q 2N, and the collector is connected to the earthed as a reference potential.

PNP型のトランジスタQ3は、カレントミラー用出力側
トランジスタQ21、Q22、……Q2Nのコレクタ出力電流I
OUT1、IOUT2、……IOUTNの動作と停止の制御を行うため
の素子である。このコレクタ出力電流制御用トランジス
タQ3のエミッタは電源VCCに接続され、コレクタは電流
増幅率補償用トランジスタQ0のベースと抵抗R0の一端と
の間に接続されている。ベースは、カレントミラー回路
の出力電流制御入力端子T3に接続されている。抵抗R0
他端はカレントミラー用入力側トランジスタQ1のコレク
タと交流遮断用コンデンサCの接続点に接続されてい
る。
Transistor Q 3 of the PNP type, the output-side transistor current mirror Q 21, Q 22, ...... Q 2N collector output current I
OUT1 , IOUT2 ,... Are elements for controlling the operation and stop of IOUTN . The emitter of the collector output current controlling transistor Q 3 are connected to the power supply V CC, and the collector is connected between one end of the base and the resistor R 0 in the current gain compensation transistor Q 0. Base is connected to the output current control input terminal T 3 of the current mirror circuit. The other end of the resistor R 0 is connected to the connection point of the capacitor C AC blocking the collector of input-side transistor Q 1 current mirror.

以上のような構成のカレントミラー回路では、カレン
トミラー用出力側トランジスタQ21、Q22、……Q2Nそれ
ぞれのコレクタ電流IOUT1、IOUT2、……IOUTNが停止し
たとき、入力電流IINと抵抗R0の積の電圧で交流遮断用
コンデンサCの充電が行われる。このため、出力電流が
停止した状態から動作状態に移行する場合、電流増幅率
補償用トランジスタQ0とカレントミラー用入力側トラン
ジスタQ1は、交流遮断用コンデンサCの充電電圧によっ
て短時間で動作する。これにより、動作時間が短縮され
る。
The current mirror circuit having the above configuration, current mirror output transistors Q 21, Q 22, ...... Q 2N respective collector currents I OUT1, I OUT2, when ...... I OUTN is stopped, the input current I IN And the resistance R 0 , the AC interrupting capacitor C is charged. Therefore, when moving to the operating state from a state where the output current is stopped, the current amplification factor compensation transistor Q 0 and the input-side transistor Q 1 for the current mirror operates in a short time by the charge voltage of the AC blocking capacitor C . Thereby, the operation time is reduced.

また、このカレントミラー回路では出力電流停止時の
交流遮断用コンデンサCの充電電圧は、抵抗R0によって
決めることができる。すなわち、交流遮断周波数を設定
している交流遮断用コンデンサCの容量とは無関係に充
電電圧を設定することができるため、動作時間と交流遮
断周波数の両方の要求する条件を同時に満足することが
可能になる。
Further, in this current mirror circuit, the charging voltage of the AC interrupting capacitor C when the output current is stopped can be determined by the resistor R0 . That is, since the charging voltage can be set independently of the capacity of the AC cut-off capacitor C for which the AC cut-off frequency is set, it is possible to simultaneously satisfy the requirements of both the operation time and the AC cut-off frequency. become.

なお、実施例では電流増幅率補償用トランジスタQ0
カレントミラー用入力側トランジスタQ1およびコレクタ
出力電流制御用トランジスタQ3をPNPトランジスタで構
成したが、NPNトランジスタで構成してもよいことはも
ちろんである。
In the embodiment, the current amplification factor compensating transistor Q 0 ,
An input-side transistor Q 1 and the collector output current control transistor Q 3 current mirror is constituted by a PNP transistor, but it may be constituted by NPN transistors, of course.

〔発明の効果〕〔The invention's effect〕

このように本発明ではカレントミラー用出力側トラン
ジスタのコレクタ出力電流の停止時にも、交流遮断用コ
ンデンサに電荷の充電を行っているので、これら出力側
トランジスタのコレクタ出力電流の停止時から動作に至
るまでの応答時間を短くすることができるという効果が
ある。
As described above, according to the present invention, even when the collector output current of the current mirror output-side transistor is stopped, the charge is charged to the AC cutoff capacitor. This has the effect of shortening the response time until

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例におけるカレントミラー回路
の回路図、第2図は従来使用されたカレントミラー回路
の回路図である。 Q0……電流増幅率補償用トランジスタ、 Q1……カレントミラー用入力側トランジスタ、 Q21、Q22、〜Q2N……カレントミラー用出力側トランジ
スタ、 Q3……コレクタ出力電流制御用トランジスタ、 C……交流遮断用コンデンサ。
FIG. 1 is a circuit diagram of a current mirror circuit according to one embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventionally used current mirror circuit. Q 0 ...... current gain compensation transistor, Q 1 ...... input-side transistor current mirror, Q 21, Q 22, ~Q 2N ...... output-side transistor current mirror, Q 3 ...... collector output current control transistor , C: AC blocking capacitor.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】エミッタが抵抗を介して電源に接続された
入力側PNPトランジスタと、 同じくエミッタが抵抗を介して電源に接続されベースが
前記入力側PNPトランジスタのベースの共通接続された
N個の出力側トランジスタと、 前記入力側PNPトランジスタのコレクタと前記電源との
間に接続された交流遮断用のコンデンサと、 エミッタが前記入力側PNPトランジスタおよび出力側ト
ランジスタのベースに接続され、コレクタが基準電位に
接続され、ベースが抵抗を介して前記入力側PNPトラン
ジスタのコレクタに接続された電流増幅率補償用PNPト
ランジスタと、 ベースを入力とし、エミッタが前記電源に接続されコレ
クタが前記電流増幅率補償用トランジスタのベースに接
続されたコレクタ出力電流制御用PNPトランジスタ とを具備することを特徴とするカレントミラー回路。
An input-side PNP transistor having an emitter connected to a power supply via a resistor, and N common-connected bases of the bases of the input-side PNP transistor having an emitter connected to the power supply via a resistor. An output-side transistor, a capacitor for AC cutoff connected between the collector of the input-side PNP transistor and the power supply, an emitter connected to the base of the input-side PNP transistor and the base of the output-side transistor, and a collector connected to a reference potential. A PNP transistor having a base connected to the collector of the input-side PNP transistor via a resistor; a PNP transistor having a base as an input, an emitter connected to the power supply, and a collector connected to the power supply. A collector output current control PNP transistor connected to the base of the transistor. Current mirror circuit.
【請求項2】エミッタが抵抗を介して電源に接続された
入力側NPNトランジスタと、 同じくエミッタが抵抗を介して電源に接続されベースが
前記入力側NPNトランジスタのベースに共通接続された
N個の出力側トランジスタと、 前記入力側NPNトランジスタのコレクタと前記電源との
間に接続された交流遮断用のコンデンサと、 エミッタが前記入力側NPNトランジスタおよび出力側ト
ランジスタのベースに接続され、コレクタが基準電位に
接続され、ベースが抵抗を介して前記入力側NPNトラン
ジスタのコレクタに接続された電流増幅率補償用NPNト
ランジスタと、 ベースを入力とし、エミッタが前記電源に接続されコレ
クタが前記電流増幅率補償用トランジスタのベースに接
続されたコレクタ出力電流制御用NPNトランジスタ とを具備することを特徴とするカレントミラー回路。
2. An input NPN transistor having an emitter connected to a power supply via a resistor, and N NPN transistors having an emitter connected to the power supply via a resistor and having a base commonly connected to the base of the input NPN transistor. An output-side transistor, an AC cutoff capacitor connected between the collector of the input-side NPN transistor and the power supply, an emitter connected to the base of the input-side NPN transistor and the output-side transistor, and a collector connected to a reference potential. And a base connected to the collector of the input-side NPN transistor via a resistor, and a base connected to the input, an emitter connected to the power supply, and a collector connected to the power supply. A collector output current control NPN transistor connected to the base of the transistor. Current mirror circuit.
【請求項3】基準電位はグランド電位であることを特徴
とする請求項1または請求項2記載のカレントミラー回
路。
3. The current mirror circuit according to claim 1, wherein the reference potential is a ground potential.
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