JP2569850B2 - 適応変換符号化の方法及び装置 - Google Patents
適応変換符号化の方法及び装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声／音楽等の信号の帯域圧縮技術、特に
時間領域で得られる入力信号を他の領域に線形変換して
から行なう帯域圧縮技術に関する。
時間領域で得られる入力信号を他の領域に線形変換して
から行なう帯域圧縮技術に関する。
（従来の技術） 限られた伝送容量の回線を使用して、音声／音楽等の
信号に含まれる情報を効率良く伝送するために、その情
報量を減少させることを帯域圧縮といい、主として適応
差分パルス符号変調［ADPCM］（ディジタル・コーディ
ング・オブ・ウェーブフォームズ、（Digital Coding o
f Waveforms）、プレンティス・ホール社（Prentice−H
all）、1984年、308ページ参照；以下、「文献１」）と
適応変換符号化［ATC］（アイイーイーイー・トランザ
クションズ・オン・エイエスエスピー（IEEE TRANSACTI
ONS ON ASSP）27巻１号、1979年、89−95ページ参照；
以下、「文献２」）が知られている。以下に、ATCの概
要を文献２に従って簡単に説明する。
信号に含まれる情報を効率良く伝送するために、その情
報量を減少させることを帯域圧縮といい、主として適応
差分パルス符号変調［ADPCM］（ディジタル・コーディ
ング・オブ・ウェーブフォームズ、（Digital Coding o
f Waveforms）、プレンティス・ホール社（Prentice−H
all）、1984年、308ページ参照；以下、「文献１」）と
適応変換符号化［ATC］（アイイーイーイー・トランザ
クションズ・オン・エイエスエスピー（IEEE TRANSACTI
ONS ON ASSP）27巻１号、1979年、89−95ページ参照；
以下、「文献２」）が知られている。以下に、ATCの概
要を文献２に従って簡単に説明する。
第４図は、ATCの一構成例を示したブロック図であ
る。線形変換、ビット配分、量子化からなる符号化器で
は、入力信号が入力端子１を経て線形変換回路３に供給
される。入力端子１には一般に離散的な値が供給され、
線形変換回路３で予め定められた整数Ｎに等しい入力サ
ンプルを単位としたＮ点離散線形変換が施される。Ｎは
ブロック長と呼ばれる。このＮ点離散線形変換として
は、ウォルシューアダマール変換（WAT）、離散フーリ
エ変換（DFT）、離散コサイン変換（DCT）、KL変換（KL
T）等が用いられる。線形変換回路３の出力である総数
Ｎの変換係数は後述するビット配分に従って量子化器４
でそれぞれ量子化され、多重化回路５へ供給される。量
子化器４内にはブロック長Ｎに等しい数の量子化器が含
まれており、各変換係数はそれぞれ専用の量子化器で量
子化される。ビット配分回路６では、変換係数の振幅に
対応した量子化ビット割当てを計算し、量子化器４へ供
給する。多重化回路５では、量子化器４から供給される
量子化された変換係数とビット配分回路６から供給され
るビット配分に用いた情報を多重化し、伝送路８に送出
する。
る。線形変換、ビット配分、量子化からなる符号化器で
は、入力信号が入力端子１を経て線形変換回路３に供給
される。入力端子１には一般に離散的な値が供給され、
線形変換回路３で予め定められた整数Ｎに等しい入力サ
ンプルを単位としたＮ点離散線形変換が施される。Ｎは
ブロック長と呼ばれる。このＮ点離散線形変換として
は、ウォルシューアダマール変換（WAT）、離散フーリ
エ変換（DFT）、離散コサイン変換（DCT）、KL変換（KL
T）等が用いられる。線形変換回路３の出力である総数
Ｎの変換係数は後述するビット配分に従って量子化器４
でそれぞれ量子化され、多重化回路５へ供給される。量
子化器４内にはブロック長Ｎに等しい数の量子化器が含
まれており、各変換係数はそれぞれ専用の量子化器で量
子化される。ビット配分回路６では、変換係数の振幅に
対応した量子化ビット割当てを計算し、量子化器４へ供
給する。多重化回路５では、量子化器４から供給される
量子化された変換係数とビット配分回路６から供給され
るビット配分に用いた情報を多重化し、伝送路８に送出
する。
ビット配分、逆量子化、線形逆変換からなる復号化器
では、伝送路８からの多重化信号が分離回路９で分離さ
れ、量子化器４からの信号は逆量子化器10に、ビット配
分回路６からの信号は、ビット配分回路11へ供給され
る。ビット配分回路11では符号化器のビット配分回路６
と全く同様な方法で、各変換係数に対するビット配分が
決定される。逆量子化器10で、ビット配分回路11で決定
されたビット配分に従って逆量子化された変換係数は、
線形逆変換回路12で再び総数Ｎの時間領域の信号サンプ
ルに変換され、出力端子14に供給される。
では、伝送路８からの多重化信号が分離回路９で分離さ
れ、量子化器４からの信号は逆量子化器10に、ビット配
分回路６からの信号は、ビット配分回路11へ供給され
る。ビット配分回路11では符号化器のビット配分回路６
と全く同様な方法で、各変換係数に対するビット配分が
決定される。逆量子化器10で、ビット配分回路11で決定
されたビット配分に従って逆量子化された変換係数は、
線形逆変換回路12で再び総数Ｎの時間領域の信号サンプ
ルに変換され、出力端子14に供給される。
ビット配分回路における配分方法には、いくつかの種
類があるが、ここでは文献２に述べられている方法を第
５図（ａ），（ｂ）を参照して説明する。この方法は、
復号化器において逆量子化したときの量子化二乗誤差が
最小になるようするもので、ビット配分に関する補助情
報量を削減するために変換係数を１度間引き、続いて補
間した値を用いてビット数の最適化を行なう。第４図に
示されるビット配分回路Ｉは、第５図（ａ）に示すよう
に構成される。第４図の線形変換回路３で得られた変換
係数は、第５図（ａ）の入力端子41を経て、間引き回路
42に供給される。間引き回路42では、Ｎ個の変換係数を
それぞれ二乗し、整数値Ｍ毎（ＭはＮの約数）の平均値
を代表値として1/Mの間引きを行なう。得られたＬ＝N/M
のサンプル値は量子化器43でそれぞれ量子化され、出力
端子44と逆量子化器45へ供給される。量子化器43、逆量
子化器45は省略される場合もある。補間回路46において
は、２を底とする対数をとった後、対数領域でＭ倍の線
形補間が行なわれる。補間された信号を用いて第４図の
量子化器４におけるビット配分が、次式によりビット数
最適化回路47で行なわれる。
類があるが、ここでは文献２に述べられている方法を第
５図（ａ），（ｂ）を参照して説明する。この方法は、
復号化器において逆量子化したときの量子化二乗誤差が
最小になるようするもので、ビット配分に関する補助情
報量を削減するために変換係数を１度間引き、続いて補
間した値を用いてビット数の最適化を行なう。第４図に
示されるビット配分回路Ｉは、第５図（ａ）に示すよう
に構成される。第４図の線形変換回路３で得られた変換
係数は、第５図（ａ）の入力端子41を経て、間引き回路
42に供給される。間引き回路42では、Ｎ個の変換係数を
それぞれ二乗し、整数値Ｍ毎（ＭはＮの約数）の平均値
を代表値として1/Mの間引きを行なう。得られたＬ＝N/M
のサンプル値は量子化器43でそれぞれ量子化され、出力
端子44と逆量子化器45へ供給される。量子化器43、逆量
子化器45は省略される場合もある。補間回路46において
は、２を底とする対数をとった後、対数領域でＭ倍の線
形補間が行なわれる。補間された信号を用いて第４図の
量子化器４におけるビット配分が、次式によりビット数
最適化回路47で行なわれる。
ここに、Riはｉ番目の変換係数（ｉ＝1,2,……Ｎ）に対
する割当てビット数、はｌ変換係数当りの平均割当て
ビット数、σi 2は補間回路46における補間で近似的に復
元されたｉ番目変換係数の二乗値である。結果は出力端
子48へ伝達され、量子化器４に供給される。式（１）を
用いてビット配分を行なうことにより、量子化二乗誤差
を最小にできることがアイイーイーイー・トランザクシ
ョンズ・オン・エイエスエスピー（IEEE TRANSACTIONS
ON ASSP）25巻４号、1977年、299−309ページ参照；
（以下、「文献３」）に示されている。出力端子44で得
られた間引かれた信号は、第４図の多重化回路５を経て
補助情報として伝送路８へ送出される。一方、第４図の
ビット配分回路11は第５図（ｂ）に示すように構成され
る。第４図の分離回路９からの信号は入力端子49を経て
補間回路46に供給される。符号化器内のビット配分回路
６が量子化器43及び逆量子化器45を有する場合には、復
号化器内のビット配分回路11も対応して逆量子化器45を
有する。補間回路46、ビット数最適化回路47では、既に
説明した符号化器内の前記補間回路46、ビット数最適化
回路47と全く同様な補間及びビット数最適化が行なわれ
る。従って、第５図（ａ）の出力端子48と第５図（ｂ）
の出力端子50には、全く等しいビット配分のための信号
が得られ、符号化器側と復号化器側で対応のとれた量子
化／逆量子化が行なわれる。
する割当てビット数、はｌ変換係数当りの平均割当て
ビット数、σi 2は補間回路46における補間で近似的に復
元されたｉ番目変換係数の二乗値である。結果は出力端
子48へ伝達され、量子化器４に供給される。式（１）を
用いてビット配分を行なうことにより、量子化二乗誤差
を最小にできることがアイイーイーイー・トランザクシ
ョンズ・オン・エイエスエスピー（IEEE TRANSACTIONS
ON ASSP）25巻４号、1977年、299−309ページ参照；
（以下、「文献３」）に示されている。出力端子44で得
られた間引かれた信号は、第４図の多重化回路５を経て
補助情報として伝送路８へ送出される。一方、第４図の
ビット配分回路11は第５図（ｂ）に示すように構成され
る。第４図の分離回路９からの信号は入力端子49を経て
補間回路46に供給される。符号化器内のビット配分回路
６が量子化器43及び逆量子化器45を有する場合には、復
号化器内のビット配分回路11も対応して逆量子化器45を
有する。補間回路46、ビット数最適化回路47では、既に
説明した符号化器内の前記補間回路46、ビット数最適化
回路47と全く同様な補間及びビット数最適化が行なわれ
る。従って、第５図（ａ）の出力端子48と第５図（ｂ）
の出力端子50には、全く等しいビット配分のための信号
が得られ、符号化器側と復号化器側で対応のとれた量子
化／逆量子化が行なわれる。
これまでの説明では、ビット配分回路６から多重化回
路５へ補助情報として供給される信号は第５図（ａ）の
出力端子44で得られる間引かれた変換係数の二乗値とし
てきた。しかし、この信号を復号化器へ伝送する目的
は、ビット配分に利用される変換係数の概略値を符号化
器と復号化器で共有することである。このための補助情
報の伝送方法として、間引かれた変換係数の二乗値以外
にも、PARCOR係数、ADPCM及びベクトル量子化による方
法等が知られている。
路５へ補助情報として供給される信号は第５図（ａ）の
出力端子44で得られる間引かれた変換係数の二乗値とし
てきた。しかし、この信号を復号化器へ伝送する目的
は、ビット配分に利用される変換係数の概略値を符号化
器と復号化器で共有することである。このための補助情
報の伝送方法として、間引かれた変換係数の二乗値以外
にも、PARCOR係数、ADPCM及びベクトル量子化による方
法等が知られている。
符号化器において、第４図の線形変換回路３の出力に
振幅が入力信号のパワーに依存しない変換係数を求める
目的で、入力信号を正規化することもできる。この場合
は、第６図に示すように入力信号は正規化回路２を経て
正規化された後、線形変換回路３へ供給される。復号化
器では、線形逆変換回路12の出力は逆正規化回路13で正
規化回路２と反対の処理を施されてから、出力端子14へ
伝達される。正規化に用いた基準値は多重化回路５で量
子化器４、ビット配分回路６からの信号と多重化され、
伝送路８を経て復号化器へ伝達される。復号化器側では
分離回路９で逆量子化器10、ビット配分回路11へ供給さ
れる信号と分離された後、逆正規化回路13へ伝達され
る。第７図（ａ）、（ｂ）に、正規化回路２及び逆正規
化回路13の構成をそれぞれ示す。第７図（ａ）の入力端
子61には、第６図の入力端子１から入力信号サンプルが
供給される。入力信号サンプルはバッファ62に一時蓄積
された後、Ｎサンプル毎にまとめて乗算器63でスケーリ
ングを施され、出力端子65へ供給される。出力端子65か
らの出力信号は、第４図の線形変換回路３へ供給され
る。乗算器63の乗数は、入力サンプルの電力の１ブロッ
ク分の平均値の逆数である。この値は、平均零の入力信
号に対しては分散の逆数となり、分散計算回路64にて求
められた分散値から計算することができる。分散計算回
路64にて求められた分散値は乗算器63で入力サンプルの
正規化に使用されると同時に、出力端子66を経て第６図
の多重化回路５へ供給され、多重化の後、補助情報とし
て復号化器へ伝達される。一方、第７図（ｂ）の逆正規
化回路では、第６図の線形逆変換回路12からの信号が入
力端子67を経て乗算器68に供給される。乗算器68では入
力端子69を経て得られた分散値を用いて出力信号を逆正
規化し、バッファ70に蓄積する。入力端子69に得られる
分散値は、第６図の多重化回路５、伝送路８及び分離回
路９を経て、符号化器から伝達される。バッファ70はＮ
個の復号化サンプル値を順に、出力端子71を経て第６図
の出力端子14に伝達する。
振幅が入力信号のパワーに依存しない変換係数を求める
目的で、入力信号を正規化することもできる。この場合
は、第６図に示すように入力信号は正規化回路２を経て
正規化された後、線形変換回路３へ供給される。復号化
器では、線形逆変換回路12の出力は逆正規化回路13で正
規化回路２と反対の処理を施されてから、出力端子14へ
伝達される。正規化に用いた基準値は多重化回路５で量
子化器４、ビット配分回路６からの信号と多重化され、
伝送路８を経て復号化器へ伝達される。復号化器側では
分離回路９で逆量子化器10、ビット配分回路11へ供給さ
れる信号と分離された後、逆正規化回路13へ伝達され
る。第７図（ａ）、（ｂ）に、正規化回路２及び逆正規
化回路13の構成をそれぞれ示す。第７図（ａ）の入力端
子61には、第６図の入力端子１から入力信号サンプルが
供給される。入力信号サンプルはバッファ62に一時蓄積
された後、Ｎサンプル毎にまとめて乗算器63でスケーリ
ングを施され、出力端子65へ供給される。出力端子65か
らの出力信号は、第４図の線形変換回路３へ供給され
る。乗算器63の乗数は、入力サンプルの電力の１ブロッ
ク分の平均値の逆数である。この値は、平均零の入力信
号に対しては分散の逆数となり、分散計算回路64にて求
められた分散値から計算することができる。分散計算回
路64にて求められた分散値は乗算器63で入力サンプルの
正規化に使用されると同時に、出力端子66を経て第６図
の多重化回路５へ供給され、多重化の後、補助情報とし
て復号化器へ伝達される。一方、第７図（ｂ）の逆正規
化回路では、第６図の線形逆変換回路12からの信号が入
力端子67を経て乗算器68に供給される。乗算器68では入
力端子69を経て得られた分散値を用いて出力信号を逆正
規化し、バッファ70に蓄積する。入力端子69に得られる
分散値は、第６図の多重化回路５、伝送路８及び分離回
路９を経て、符号化器から伝達される。バッファ70はＮ
個の復号化サンプル値を順に、出力端子71を経て第６図
の出力端子14に伝達する。
（発明が解決しようとする課題） ブロック数Ｎは第４図及び第６図に示した線形変換回
路３及び線形逆変換回路12で行なわれる演算の分解能に
影響し、Ｎが大きいほど分解能が高いなり符号化復号化
による誤差が減少する。また、ビット配分に関する補助
情報は一定時間に含まれるブロック数に反比例し、Ｎが
大きいほど補助情報量は削減される。これは、一定の伝
送容量に対してより多くの主情報を送ることができるこ
とを意味し、符号化品質向上につながる。一方、非定常
信号に対しては、必ずしも大きなＮが少ない誤差を与え
るとは限らない。同一ブロック内の入力サンプルに対し
ては同一の処理がなされるが、ブロックが長いと非定常
信号は同一ブロック内でその特性が変化してしまう可能
性があるからである。従って、非定常性の強い信号に対
しては、小さいブロック長Ｎで入力信号の性質の変化に
追随するような符号化を行なった方が良い。従来のATC
では、ブロック長Ｎが固定されていたために、前記の分
解能と入力信号の性質の変化への追従という相反する要
求に答えることができなかった。
路３及び線形逆変換回路12で行なわれる演算の分解能に
影響し、Ｎが大きいほど分解能が高いなり符号化復号化
による誤差が減少する。また、ビット配分に関する補助
情報は一定時間に含まれるブロック数に反比例し、Ｎが
大きいほど補助情報量は削減される。これは、一定の伝
送容量に対してより多くの主情報を送ることができるこ
とを意味し、符号化品質向上につながる。一方、非定常
信号に対しては、必ずしも大きなＮが少ない誤差を与え
るとは限らない。同一ブロック内の入力サンプルに対し
ては同一の処理がなされるが、ブロックが長いと非定常
信号は同一ブロック内でその特性が変化してしまう可能
性があるからである。従って、非定常性の強い信号に対
しては、小さいブロック長Ｎで入力信号の性質の変化に
追随するような符号化を行なった方が良い。従来のATC
では、ブロック長Ｎが固定されていたために、前記の分
解能と入力信号の性質の変化への追従という相反する要
求に答えることができなかった。
本発明の目的は、分解能と入力信号の性質の変化への
追従という相反する要求を満足しつつ、補助情報量を圧
縮して符号化品質を向上できる適応変換符号化の方法及
び装置を提供することにある。
追従という相反する要求を満足しつつ、補助情報量を圧
縮して符号化品質を向上できる適応変換符号化の方法及
び装置を提供することにある。
（課題を解決するための手段） 本発明は、ブロック長が指定されている場合には該指
定されたブロック長で線形変換を行ない、それ以外の場
合には、入力信号サンプルをバッファに蓄積し、複数の
ブロック長で入力サンプルを正規化して正規化信号を
得、前記複数のブロック長に対応した正規化信号のブロ
ック間差分を求め、前記複数のブロック長を大きさの順
に並べたときに隣接する２つのブロック長に対応した前
記ブロック間差分の比と前記ブロック間差分を用いて最
適ブロック長を決定し、該最適ブロック長を用いて前記
正規化信号に線形変換を施し、得られた変換係数を用い
て計算したビット配分により該変換係数を量子化し、前
記ビット配分と前記正規化に用いた値と前記最適ブロッ
ク長とを補助情報として該量子化出力と共に伝送／蓄積
することを特徴とする。
定されたブロック長で線形変換を行ない、それ以外の場
合には、入力信号サンプルをバッファに蓄積し、複数の
ブロック長で入力サンプルを正規化して正規化信号を
得、前記複数のブロック長に対応した正規化信号のブロ
ック間差分を求め、前記複数のブロック長を大きさの順
に並べたときに隣接する２つのブロック長に対応した前
記ブロック間差分の比と前記ブロック間差分を用いて最
適ブロック長を決定し、該最適ブロック長を用いて前記
正規化信号に線形変換を施し、得られた変換係数を用い
て計算したビット配分により該変換係数を量子化し、前
記ビット配分と前記正規化に用いた値と前記最適ブロッ
ク長とを補助情報として該量子化出力と共に伝送／蓄積
することを特徴とする。
また本発明は、入力サンプルを蓄積するバッファと、
複数のブロック長で該バッファに蓄積されたサンプルを
正規化して正規化信号を出力する正規化回路と、前記複
数のブロック長に対応した前記正規化信号を受けて前記
正規化信号のブロック間差分を用いて最適ブロック長を
出力する差分検出回路と、該差分検出回路から供給され
る最適ブロック長と外部から供給されるブロック長指定
信号とを受けて該ブロック長指定信号に応じて出力を選
択する第１のセレクタと、前記正規化回路の出力を受け
て前記第１のセレクタの出力に対応したブロック長で線
形変換を行なう線形変換回路と、該線形変換回路で得ら
れた変換係数に対するビット配分を計算するビット配分
回路と、該ビット配分回路で得られたビット配分に従っ
て前記変換係数を量子化する量子化器と、前記第１のセ
レクタの出力と前記量子化器の出力と前記ビット配分回
路の出力と前記正規化に用いた値を多重化して伝送／蓄
積する多重化回路を具備し、前記差分検出回路は、入力
された正規化信号を複数のブロック長に応じて切換える
スイッチと、該スイッチの複数の出力端子に接続された
複数の記憶装置と、該複数の記憶装置の出力のうち１つ
を選択する第４のセレクタと、該第４のセレクタ出力を
前記入力された正規化信号から差引く減算器と、該減算
器出力を二乗する乗算器と、該乗算器の出力を累算する
累算器と、該累算器の出力を格納する第３の記憶装置
と、該第３の記憶装置の複数の出力から最大値を求める
最大値検出回路と、該最大値検出回路の出力を格納する
第４の記憶装置と、該第４の記憶装置の複数の出力のう
ちの２つのデータの比を求める除算器と、該除算器の出
力を格納する第５の記憶装置と、該第５の記憶装置の出
力を用いて最適ブロック長を決定する最適ブロック長選
択回路と、前記第３の記憶装置から複数の出力を受けて
該複数の出力の間の著しい変化を検出する急変動検出回
路と、該急変動検出回路の出力に応じて前記最適ブロッ
ク長選択回路の出力と該変変動検出回路の出力のいずれ
かを選択して出力する第５のセレクタから構成されるこ
とを特徴とする。
複数のブロック長で該バッファに蓄積されたサンプルを
正規化して正規化信号を出力する正規化回路と、前記複
数のブロック長に対応した前記正規化信号を受けて前記
正規化信号のブロック間差分を用いて最適ブロック長を
出力する差分検出回路と、該差分検出回路から供給され
る最適ブロック長と外部から供給されるブロック長指定
信号とを受けて該ブロック長指定信号に応じて出力を選
択する第１のセレクタと、前記正規化回路の出力を受け
て前記第１のセレクタの出力に対応したブロック長で線
形変換を行なう線形変換回路と、該線形変換回路で得ら
れた変換係数に対するビット配分を計算するビット配分
回路と、該ビット配分回路で得られたビット配分に従っ
て前記変換係数を量子化する量子化器と、前記第１のセ
レクタの出力と前記量子化器の出力と前記ビット配分回
路の出力と前記正規化に用いた値を多重化して伝送／蓄
積する多重化回路を具備し、前記差分検出回路は、入力
された正規化信号を複数のブロック長に応じて切換える
スイッチと、該スイッチの複数の出力端子に接続された
複数の記憶装置と、該複数の記憶装置の出力のうち１つ
を選択する第４のセレクタと、該第４のセレクタ出力を
前記入力された正規化信号から差引く減算器と、該減算
器出力を二乗する乗算器と、該乗算器の出力を累算する
累算器と、該累算器の出力を格納する第３の記憶装置
と、該第３の記憶装置の複数の出力から最大値を求める
最大値検出回路と、該最大値検出回路の出力を格納する
第４の記憶装置と、該第４の記憶装置の複数の出力のう
ちの２つのデータの比を求める除算器と、該除算器の出
力を格納する第５の記憶装置と、該第５の記憶装置の出
力を用いて最適ブロック長を決定する最適ブロック長選
択回路と、前記第３の記憶装置から複数の出力を受けて
該複数の出力の間の著しい変化を検出する急変動検出回
路と、該急変動検出回路の出力に応じて前記最適ブロッ
ク長選択回路の出力と該変変動検出回路の出力のいずれ
かを選択して出力する第５のセレクタから構成されるこ
とを特徴とする。
（作用） 信号のサンプル値間の相関は信号の性質を表すパラメ
ータのひとつで、類似の性質を有する信号は似通った信
号サンプル値間の相関を有する。これは同一信号の異な
ったブロックから取り出したサンプル値間についても正
しい。すなわち、時間領域でブロック間相関を持つ２組
のサンプル値の集合は、線形変換を施した後に類似する
変換係数の分布を有する。従って、隣接ブロック間の時
間域サンプル値の差分を監視して、差分が小さくなるよ
うなブロック長を適応的に選択して用いることにより、
先に述べた変換領域での分解能と入力信号の性質の変化
への追従という相反する要求を満足することができる。
ータのひとつで、類似の性質を有する信号は似通った信
号サンプル値間の相関を有する。これは同一信号の異な
ったブロックから取り出したサンプル値間についても正
しい。すなわち、時間領域でブロック間相関を持つ２組
のサンプル値の集合は、線形変換を施した後に類似する
変換係数の分布を有する。従って、隣接ブロック間の時
間域サンプル値の差分を監視して、差分が小さくなるよ
うなブロック長を適応的に選択して用いることにより、
先に述べた変換領域での分解能と入力信号の性質の変化
への追従という相反する要求を満足することができる。
本発明の適応変換符号化の方法及び装置は、入力信号
を正規化して得られる正規化信号のブロック間差分を用
いてブロック長Ｎを可変とすることにより、分解能と入
力信号の性質の変化への追従という相反する要求を満足
しつつ、補助情報量を圧縮して符号化品質を向上するこ
とができる。
を正規化して得られる正規化信号のブロック間差分を用
いてブロック長Ｎを可変とすることにより、分解能と入
力信号の性質の変化への追従という相反する要求を満足
しつつ、補助情報量を圧縮して符号化品質を向上するこ
とができる。
（実施例） 次に図面を参照して本発明について詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
同図においては、ブロック長が指定されている場合には
該指定されたブロック長で符号化を行ない、それ以外の
場合には、入力信号を正規化して得られた正規化信号を
用いて最適ブロック長を決定し、最適ブロック長を用い
て符号化を行なう。このために、記憶装置25、26、セレ
クタ27、28、29、差分検出回路36及びブロック長指定信
号入力端子17が備えられている。
第１図は、本発明の一実施例を示すブロック図である。
同図においては、ブロック長が指定されている場合には
該指定されたブロック長で符号化を行ない、それ以外の
場合には、入力信号を正規化して得られた正規化信号を
用いて最適ブロック長を決定し、最適ブロック長を用い
て符号化を行なう。このために、記憶装置25、26、セレ
クタ27、28、29、差分検出回路36及びブロック長指定信
号入力端子17が備えられている。
ブロック長指定信号入力端子17に入力信号が供給され
ないときは、入力端子１に供給された入力信号は、バッ
ファ37に蓄積された後、ブロック長の一つの候補N1を用
いて正規化回路２で入力信号の分散値で正規化される。
正規化された信号は記憶装置25に記憶されると同時に差
分検出回路36に供給される。また、正規化に用いた分散
値は記憶装置26に記憶される。次に第２のブロック長N2
に等しいサンプルに対して、N1の場合と同様にして正規
化が行なわれ、結果が記憶装置25、26に記憶され、差分
検出回路36に供給される。以上説明したN1、N2の場合と
同様にして、複数のブロック長N3、N4、……Nnの場合に
ついて入力信号による正規化が行なわれて対応する正規
化信号と分散値が記憶回路25、26に記憶され、正規化信
号はまた差分検出回路36に供給される。但し、通常N1＜
N2＜N3＜N4……＜Nnで、２Ni＝Ni+1（１≦ｉ＜ｎ）とす
る。ブロック長N1、N2、N3、N4、……Nnに対する正規化
信号の計算が全て終了したとき、差分検出回路36で各ブ
ロック長候補値Ni（１≦ｉ＜ｎ）の正規化信号yj（Ni）
（ｊ＝１……Ni）とその１ブロック前の値zj（Ni）に対
して正規化信号のブロック間差分二乗値の総和δ（Ni） が計算される。δ（Ni）を用いて最適ブロック長Nmが選
択され、セレクタ27に供給される。セレクタ27にはま
た、ブロック長選択信号が供給されている。セレクタ27
は、ブロック長選択信号が供給されているときは該ブロ
ック長選択信号を、それ以外の場合は差分検出回路36か
ら供給される最適ブロック長Nmを選択して、出力信号と
する。セレクタ27の出力信号により、セレクタ28及び29
において最適ブロック長Nmに対応した正規化信号及び補
助情報が選択されて、正規化信号は線形変換回路３へ、
補助情報である入力信号の分散値と最適ブロック長Nmは
多重化回路15へ、それぞれ供給される。最適ブロック長
Nmは、量子化されてから多重化回路15に伝達される場合
もある。最適ブロック長Nmはまた、線形変換回路３にも
供給されている。線形変換回路３ではセレクタ27から供
給された最適ブロック長を用いてNm点離散線形変換が行
なわれ、得られた変換係数は量子化器４とビット配分回
路６へ供給される。ビット配分回路６では、線形変換回
路３から供給された変換係数を用いてビット配分を行な
い、得られたビット配分情報を用いて量子化器４は線形
変換回路３から供給される変換係数の量子化を行なう。
量子化された変換係数、前記のビット配分情報は多重化
回路15で、前記最適ブロック長Nm及び入力信号の分散値
と多重化されて、伝送路８へ送出される。
ないときは、入力端子１に供給された入力信号は、バッ
ファ37に蓄積された後、ブロック長の一つの候補N1を用
いて正規化回路２で入力信号の分散値で正規化される。
正規化された信号は記憶装置25に記憶されると同時に差
分検出回路36に供給される。また、正規化に用いた分散
値は記憶装置26に記憶される。次に第２のブロック長N2
に等しいサンプルに対して、N1の場合と同様にして正規
化が行なわれ、結果が記憶装置25、26に記憶され、差分
検出回路36に供給される。以上説明したN1、N2の場合と
同様にして、複数のブロック長N3、N4、……Nnの場合に
ついて入力信号による正規化が行なわれて対応する正規
化信号と分散値が記憶回路25、26に記憶され、正規化信
号はまた差分検出回路36に供給される。但し、通常N1＜
N2＜N3＜N4……＜Nnで、２Ni＝Ni+1（１≦ｉ＜ｎ）とす
る。ブロック長N1、N2、N3、N4、……Nnに対する正規化
信号の計算が全て終了したとき、差分検出回路36で各ブ
ロック長候補値Ni（１≦ｉ＜ｎ）の正規化信号yj（Ni）
（ｊ＝１……Ni）とその１ブロック前の値zj（Ni）に対
して正規化信号のブロック間差分二乗値の総和δ（Ni） が計算される。δ（Ni）を用いて最適ブロック長Nmが選
択され、セレクタ27に供給される。セレクタ27にはま
た、ブロック長選択信号が供給されている。セレクタ27
は、ブロック長選択信号が供給されているときは該ブロ
ック長選択信号を、それ以外の場合は差分検出回路36か
ら供給される最適ブロック長Nmを選択して、出力信号と
する。セレクタ27の出力信号により、セレクタ28及び29
において最適ブロック長Nmに対応した正規化信号及び補
助情報が選択されて、正規化信号は線形変換回路３へ、
補助情報である入力信号の分散値と最適ブロック長Nmは
多重化回路15へ、それぞれ供給される。最適ブロック長
Nmは、量子化されてから多重化回路15に伝達される場合
もある。最適ブロック長Nmはまた、線形変換回路３にも
供給されている。線形変換回路３ではセレクタ27から供
給された最適ブロック長を用いてNm点離散線形変換が行
なわれ、得られた変換係数は量子化器４とビット配分回
路６へ供給される。ビット配分回路６では、線形変換回
路３から供給された変換係数を用いてビット配分を行な
い、得られたビット配分情報を用いて量子化器４は線形
変換回路３から供給される変換係数の量子化を行なう。
量子化された変換係数、前記のビット配分情報は多重化
回路15で、前記最適ブロック長Nm及び入力信号の分散値
と多重化されて、伝送路８へ送出される。
ブロック長指定信号入力端子17に入力信号が供給され
たときは、セレクタ27は供給されたブロック長Nsを選択
して、最適ブロック長Nmに設定する。従って、以降の線
形変換及び量子化は供給されたブロック長Nsに基づいて
行なわれる。次に、第２図を参照して実際の最適ブロッ
ク長選択の手続について、ｎ種類のブロック長から最適
ブロック長を決定する場合を例にとって説明する。ここ
では説明を簡単にするために、第２図に示したようにｎ
＝３（３通りのブロック長から最適ブロック長を選択す
る）と仮定する。
たときは、セレクタ27は供給されたブロック長Nsを選択
して、最適ブロック長Nmに設定する。従って、以降の線
形変換及び量子化は供給されたブロック長Nsに基づいて
行なわれる。次に、第２図を参照して実際の最適ブロッ
ク長選択の手続について、ｎ種類のブロック長から最適
ブロック長を決定する場合を例にとって説明する。ここ
では説明を簡単にするために、第２図に示したようにｎ
＝３（３通りのブロック長から最適ブロック長を選択す
る）と仮定する。
符号化器が動作を開始した時点の時刻ｔ＝０とする。
時刻N1Ｔ（Ｔはサンプリング周期）においては、第１図
のバッファ37にN1個の入力信号サンプルが蓄積される。
この様子を第２図（ａ）の（Ａ）に示す。同図でN
1（１）と表示された入力信号サンプル、すなわちＩと
示されてハッチングを施された部分に対してブロック長
N1による正規化を行ない、正規化信号を記憶装置に記憶
する。時刻N2Ｔには、バッファ37に第２のブロック長N2
（N1＜N2）に等しいサンプルが蓄積される。この様子を
第２図（ａ）の（Ｂ）に示す。このとき、同図でN
1（２）と表示された入力信号サンプル、すなわちIIと
示されてハッチングを施された部分に対してブロック長
N1による正規化を行ない、さらにN2（１）と表示された
入力信号サンプル、すなわちＩと示されてハッチングを
施された部分とIIと示されてハッチングを施された部分
に対してブロック長N2による正規化を行ない、それぞれ
の正規化信号を記憶装置に記憶する。時刻（N1＋N2）Ｔ
には、バッファにN1＋N2に等しいサンプルが蓄積され
る。この様子を第２図（ａ）の（Ｃ）に示す。このとき
には、同図でN1（３）と表示された入力信号サンプル、
すなわちIIIと示されてハッチングを施された部分に対
してブロック長N1による正規化を行ない、正規化信号を
記憶装置に記憶する。さらに、時刻N3Ｔには、バッファ
に第３図のブロック長N3（N1＜N2＜N3）に等しいサンプ
ルが蓄積される。この様子を第２図（ａ）の（Ｄ）に示
す。このとき、同図でN1（４）と表示された入力信号サ
ンプル、すなわちIVと示されてハッチングを施された部
分に対してブロック長N1による正規化を行ない、またN2
（２）と表示された入力信号サンプル、すなわちIIIと
示されてハッチングを施された部分とIVと示されてハッ
チングを施された部分に対してブロック長N2による正規
化を行ない、さらにN3（１）と表示された入力信号サン
プル、すなわちＩ、II、III、IVと示されてハッチング
を施された部分に対してブロック長N3による正規化を行
ない、それぞれの正規化信号を記憶装置に記憶する。以
下、記憶装置に記憶された、N1（１）、N1（２）、N
1（３）、N1（４）に対応する正規化信号、N2（１）とN
2（２）に対応する正規化信号、及びN3（１）に対応す
る正規化信号を用いて、ブロック長N1、N2、N3に対する
正規化信号のブロック間差分δ（N1）、δ（N2）、δ
（N3）を計算し、最適ブロック長Nmを決定する。
時刻N1Ｔ（Ｔはサンプリング周期）においては、第１図
のバッファ37にN1個の入力信号サンプルが蓄積される。
この様子を第２図（ａ）の（Ａ）に示す。同図でN
1（１）と表示された入力信号サンプル、すなわちＩと
示されてハッチングを施された部分に対してブロック長
N1による正規化を行ない、正規化信号を記憶装置に記憶
する。時刻N2Ｔには、バッファ37に第２のブロック長N2
（N1＜N2）に等しいサンプルが蓄積される。この様子を
第２図（ａ）の（Ｂ）に示す。このとき、同図でN
1（２）と表示された入力信号サンプル、すなわちIIと
示されてハッチングを施された部分に対してブロック長
N1による正規化を行ない、さらにN2（１）と表示された
入力信号サンプル、すなわちＩと示されてハッチングを
施された部分とIIと示されてハッチングを施された部分
に対してブロック長N2による正規化を行ない、それぞれ
の正規化信号を記憶装置に記憶する。時刻（N1＋N2）Ｔ
には、バッファにN1＋N2に等しいサンプルが蓄積され
る。この様子を第２図（ａ）の（Ｃ）に示す。このとき
には、同図でN1（３）と表示された入力信号サンプル、
すなわちIIIと示されてハッチングを施された部分に対
してブロック長N1による正規化を行ない、正規化信号を
記憶装置に記憶する。さらに、時刻N3Ｔには、バッファ
に第３図のブロック長N3（N1＜N2＜N3）に等しいサンプ
ルが蓄積される。この様子を第２図（ａ）の（Ｄ）に示
す。このとき、同図でN1（４）と表示された入力信号サ
ンプル、すなわちIVと示されてハッチングを施された部
分に対してブロック長N1による正規化を行ない、またN2
（２）と表示された入力信号サンプル、すなわちIIIと
示されてハッチングを施された部分とIVと示されてハッ
チングを施された部分に対してブロック長N2による正規
化を行ない、さらにN3（１）と表示された入力信号サン
プル、すなわちＩ、II、III、IVと示されてハッチング
を施された部分に対してブロック長N3による正規化を行
ない、それぞれの正規化信号を記憶装置に記憶する。以
下、記憶装置に記憶された、N1（１）、N1（２）、N
1（３）、N1（４）に対応する正規化信号、N2（１）とN
2（２）に対応する正規化信号、及びN3（１）に対応す
る正規化信号を用いて、ブロック長N1、N2、N3に対する
正規化信号のブロック間差分δ（N1）、δ（N2）、δ
（N3）を計算し、最適ブロック長Nmを決定する。
以上の処理手続きをまとめて、第２図（ｂ）に示す。
N3＝２N2＝４N1の場合を例にとると、最大ブロック長N3
は、Ｉ、II、III、IVの４つの最小ブロック長N1で表す
ことができる。Ｉ、II、III、IVのブロックの入力デー
タに対するブロック長N1を用いた正規化はそれぞれII、
III、IV、Ｉ′のブロックにおいて行なわれる。Ｉ＋II
とIII＋IVのブロックの入力データに対するブロック長N
2を用いた正規化はそれぞれIIIとＩ′のブロックにおい
て行なわれる。さらに、Ｉ＋II＋III＋IVのブロックの
入力データに対するブロック長N3を用いた正規化はＩ′
のブロックにおいて行なわれる。従って、最も処理量が
多いＩ′のブロックでは、IVに対するブロック長N1を用
いた正規化、III＋IVに対するブロック長N2を用いた正
規化、Ｉ＋II＋III＋IVに対するブロック長N3を用いた
正規化、さらに正規化信号のブロック間差分δ（N1）、
δ（N2）、δ（N3）の計算と、これらを用いた最適ブロ
ック長Nmの決定を行なわなければならない。すなわち、
これら全ての処理に要する時間はN1Ｔより短いことが前
提となる。
N3＝２N2＝４N1の場合を例にとると、最大ブロック長N3
は、Ｉ、II、III、IVの４つの最小ブロック長N1で表す
ことができる。Ｉ、II、III、IVのブロックの入力デー
タに対するブロック長N1を用いた正規化はそれぞれII、
III、IV、Ｉ′のブロックにおいて行なわれる。Ｉ＋II
とIII＋IVのブロックの入力データに対するブロック長N
2を用いた正規化はそれぞれIIIとＩ′のブロックにおい
て行なわれる。さらに、Ｉ＋II＋III＋IVのブロックの
入力データに対するブロック長N3を用いた正規化はＩ′
のブロックにおいて行なわれる。従って、最も処理量が
多いＩ′のブロックでは、IVに対するブロック長N1を用
いた正規化、III＋IVに対するブロック長N2を用いた正
規化、Ｉ＋II＋III＋IVに対するブロック長N3を用いた
正規化、さらに正規化信号のブロック間差分δ（N1）、
δ（N2）、δ（N3）の計算と、これらを用いた最適ブロ
ック長Nmの決定を行なわなければならない。すなわち、
これら全ての処理に要する時間はN1Ｔより短いことが前
提となる。
第２図（ｂ）から明らかなように、バッファ37は最低
N3Ｔの容量を持たねばならず、N3Ｔ毎にリセットされ
る。選択された最適ブロック長に対応した正規か信号が
N3サンプルづつ記憶装置から取り出され、線形変換回路
３で線形変換を施された後、量子化器４で量子化され、
第１図の伝送路８に送出される。従って、伝送路８に送
出されるデータは、第２図（ｃ）に示すように、N3を単
位として同じブロック長が連続する。以後、このブロッ
ク長をユニットブロックと呼ぶ。次に、第３図を参照し
て差分検出回路36の動作を詳細に説明する。
N3Ｔの容量を持たねばならず、N3Ｔ毎にリセットされ
る。選択された最適ブロック長に対応した正規か信号が
N3サンプルづつ記憶装置から取り出され、線形変換回路
３で線形変換を施された後、量子化器４で量子化され、
第１図の伝送路８に送出される。従って、伝送路８に送
出されるデータは、第２図（ｃ）に示すように、N3を単
位として同じブロック長が連続する。以後、このブロッ
ク長をユニットブロックと呼ぶ。次に、第３図を参照し
て差分検出回路36の動作を詳細に説明する。
第３図に差分検出回路36の詳細を示す。第１図の線形
変換回路３から供給される信号は入力端子301に供給さ
れ、出力端子314からの信号はセレクタ27に伝達され
る。入力端子301に供給される変換係数はスイッチ302、
セレクタ304、減算器305に入力される。スイッチ302の
各出力端子には、それぞれ記憶装置3011、3032、……、
303nが接続されている。記憶装置3011、3032、……、30
3nはブロック長N1、N2、……、Nnに対応しており、303i
に１ブロック前の正規化信号zj(Ni-1)（ｊ＝１……
Ni-1）が格納されている。セレクタ304はこれらの記憶
装置3011、3032、……、303nの出力からひとつを選択し
て減算器306に伝達する。スイッチ302とセレクタ304は
共に、入力端子301に供給される正規化信号によって制
御される。セレクタ304の出力は、減算器305で入力端子
301に供給された正規化信号から減算され、結果は乗算
器306に供給される。すなわち、あるブロック長Niに対
応した正規化信号が入力端子301に供給されると、Niに
対応した１ブロック前の正規化信号がセレクタ304で選
択されて、入力端子301に供給された現在のブロックの
正規化信号から減算器305で減算される。同時に、現在
の正規化信号はスイッチ302によって接続された記憶装
置303iに格納される。乗算器306は減算器305から供給さ
れた正規化信号のブロック間差分を二乗する。これまで
の演算は各正規化信号サンプルについて行なわれる。得
られたブロック間差分二乗値は累算器307で累算され、
正規化信号サンプルのブロック間差分二乗値の全正規化
信号サンプルに関する総和が求められる。以後、これを
単に正規化信号のブロック間差分と呼ぶ。累算器307の
出力である正規化信号のブロック間差分は、ユニットブ
ロック毎に計算され、記憶装置308に格納される。
変換回路３から供給される信号は入力端子301に供給さ
れ、出力端子314からの信号はセレクタ27に伝達され
る。入力端子301に供給される変換係数はスイッチ302、
セレクタ304、減算器305に入力される。スイッチ302の
各出力端子には、それぞれ記憶装置3011、3032、……、
303nが接続されている。記憶装置3011、3032、……、30
3nはブロック長N1、N2、……、Nnに対応しており、303i
に１ブロック前の正規化信号zj(Ni-1)（ｊ＝１……
Ni-1）が格納されている。セレクタ304はこれらの記憶
装置3011、3032、……、303nの出力からひとつを選択し
て減算器306に伝達する。スイッチ302とセレクタ304は
共に、入力端子301に供給される正規化信号によって制
御される。セレクタ304の出力は、減算器305で入力端子
301に供給された正規化信号から減算され、結果は乗算
器306に供給される。すなわち、あるブロック長Niに対
応した正規化信号が入力端子301に供給されると、Niに
対応した１ブロック前の正規化信号がセレクタ304で選
択されて、入力端子301に供給された現在のブロックの
正規化信号から減算器305で減算される。同時に、現在
の正規化信号はスイッチ302によって接続された記憶装
置303iに格納される。乗算器306は減算器305から供給さ
れた正規化信号のブロック間差分を二乗する。これまで
の演算は各正規化信号サンプルについて行なわれる。得
られたブロック間差分二乗値は累算器307で累算され、
正規化信号サンプルのブロック間差分二乗値の全正規化
信号サンプルに関する総和が求められる。以後、これを
単に正規化信号のブロック間差分と呼ぶ。累算器307の
出力である正規化信号のブロック間差分は、ユニットブ
ロック毎に計算され、記憶装置308に格納される。
最大値検出回路309は、ユニットブロック単位で各ブ
ロック長候補値に対応する変換係数のブロック間差分の
最大値を検出し、記憶装置310に格納する。すなわち、
ユニットブロック毎に記憶装置310にはブロック長候補
値の数だけ、変換係数のブロック間差分最大値が格納さ
れることになる。除算回路316は、記憶装置310から供給
されたこれらの最大値max｛δ（Ni）｝を用いて隣接す
る最大値max｛δ（Ni）｝とmax｛δ（Ni+1）｝の比δR
（ｉ）＝max｛δ（Ni+1）｝/max｛δ（Ni）｝……
（３） を１≦ｉ≦ｎ−１に対して計算し、記憶装置315に格納
する。max｛・｝は最大値演算子である。最適ブロック
長選択回路311は、記憶装置315から供給されたこれらの
比δR（ｉ）を用いて最適ブロック長を決定し、セレク
タ313に伝達する。最適ブロック長選択回路311では、mi
n｛δR（ｉ）｝を与えるｉを１≦ｉ＜ｎ−１について探
索し、ｍ＝ｉと設定することで最適ブロック長Nmを決定
する。min｛・｝は最小値演算子である。
ロック長候補値に対応する変換係数のブロック間差分の
最大値を検出し、記憶装置310に格納する。すなわち、
ユニットブロック毎に記憶装置310にはブロック長候補
値の数だけ、変換係数のブロック間差分最大値が格納さ
れることになる。除算回路316は、記憶装置310から供給
されたこれらの最大値max｛δ（Ni）｝を用いて隣接す
る最大値max｛δ（Ni）｝とmax｛δ（Ni+1）｝の比δR
（ｉ）＝max｛δ（Ni+1）｝/max｛δ（Ni）｝……
（３） を１≦ｉ≦ｎ−１に対して計算し、記憶装置315に格納
する。max｛・｝は最大値演算子である。最適ブロック
長選択回路311は、記憶装置315から供給されたこれらの
比δR（ｉ）を用いて最適ブロック長を決定し、セレク
タ313に伝達する。最適ブロック長選択回路311では、mi
n｛δR（ｉ）｝を与えるｉを１≦ｉ＜ｎ−１について探
索し、ｍ＝ｉと設定することで最適ブロック長Nmを決定
する。min｛・｝は最小値演算子である。
さらに平行して、急変動検出回路312で変換係数ブロ
ック間差分を用いて入力信号特性の急変動を検出し、急
変動が検出されたときには無条件に最小のブロック長を
選択する。これは、急変動検出回路312からセレクタ313
に供給されている信号を、セレクタ313が選択して出力
端子314に伝達することで行なわれる。入力信号特性の
急変動の検出は、記憶装置308から得られるδ（N1）の
値を比較して行なう。記憶装置308には１ユニットブロ
ックに対してNn／N1のδ（N1）が格納されているので、
隣接する全てのδ（N1）の比、δp+1(N1)／δp(N1)及び
δp(N1)／δp+1(N1)を１≦ｐ＜Nn／N1に対して調べて、
ひとつでも予め定められたしきい値Thを越えるものがあ
れば、急変動が検出されたことにする。しきい値Thは経
験で決定する。
ック間差分を用いて入力信号特性の急変動を検出し、急
変動が検出されたときには無条件に最小のブロック長を
選択する。これは、急変動検出回路312からセレクタ313
に供給されている信号を、セレクタ313が選択して出力
端子314に伝達することで行なわれる。入力信号特性の
急変動の検出は、記憶装置308から得られるδ（N1）の
値を比較して行なう。記憶装置308には１ユニットブロ
ックに対してNn／N1のδ（N1）が格納されているので、
隣接する全てのδ（N1）の比、δp+1(N1)／δp(N1)及び
δp(N1)／δp+1(N1)を１≦ｐ＜Nn／N1に対して調べて、
ひとつでも予め定められたしきい値Thを越えるものがあ
れば、急変動が検出されたことにする。しきい値Thは経
験で決定する。
（発明の効果） 以上詳細に述べたように、本発明によれば異なるブロ
ック長で正規化を行なって得られる正規化信号のブロッ
ク間差分を用いて最適ブロック長を選択し、最適ブロッ
ク長に対応した正規化信号を線形変換及び量子化して情
報を伝送するために、分解能と入力信号の性質の変化へ
の追従という相反する要求を満足しつつ、補助情報量を
圧縮して符号化品質を向上できる適応変換符号化の方法
及び装置を提供することができる。
ック長で正規化を行なって得られる正規化信号のブロッ
ク間差分を用いて最適ブロック長を選択し、最適ブロッ
ク長に対応した正規化信号を線形変換及び量子化して情
報を伝送するために、分解能と入力信号の性質の変化へ
の追従という相反する要求を満足しつつ、補助情報量を
圧縮して符号化品質を向上できる適応変換符号化の方法
及び装置を提供することができる。
第１図は本発明の１実施例を示すブロック図、第２図は
入力サンプルを格納するバッファの状態の一例と最適ブ
ロック長を選択する手続を示す図、第３図は第２図の差
分検出回路の詳細を示すブロック図、第４図は従来例を
示すブロック図、第５図（ａ），（ｂ）は第４図のビッ
ト配分回路Ｉ及びビット配分回路IIの詳細を示す図、第
６図は他の従来例を示す図、第７図（ａ），（ｂ）は第
６図における正規化回路及び逆正規化回路の詳細を示す
図である。 図において、１、17、301は入力端子、２は正規化回
路、３は線形変換回路、４は量子化器、６はビット配分
回路、８は伝送路、15は多重化回路、25、26、3011、…
…、303n、308、310、315は記憶装置、27、28、29、30
4、313はセレクタ、36は差分検出回路、37はバッファ、
302はスイッチ、305は減算器、306は乗算器、307は累算
器、309は最大値検出回路、316は除算器、311は最適ブ
ロック長選択回路、312は急変動検出回路、16、314は出
力端子をそれぞれ示す。
入力サンプルを格納するバッファの状態の一例と最適ブ
ロック長を選択する手続を示す図、第３図は第２図の差
分検出回路の詳細を示すブロック図、第４図は従来例を
示すブロック図、第５図（ａ），（ｂ）は第４図のビッ
ト配分回路Ｉ及びビット配分回路IIの詳細を示す図、第
６図は他の従来例を示す図、第７図（ａ），（ｂ）は第
６図における正規化回路及び逆正規化回路の詳細を示す
図である。 図において、１、17、301は入力端子、２は正規化回
路、３は線形変換回路、４は量子化器、６はビット配分
回路、８は伝送路、15は多重化回路、25、26、3011、…
…、303n、308、310、315は記憶装置、27、28、29、30
4、313はセレクタ、36は差分検出回路、37はバッファ、
302はスイッチ、305は減算器、306は乗算器、307は累算
器、309は最大値検出回路、316は除算器、311は最適ブ
ロック長選択回路、312は急変動検出回路、16、314は出
力端子をそれぞれ示す。
Claims (2)
- 【請求項１】音声／音楽等の信号の情報量を圧縮して伝
送／蓄積するために入力信号を適応変換符号化する際
に、ブロック長が指定されている場合には該指定された
ブロック長で線形変換を行ない、それ以外の場合には、
入力信号サンプルをバッファに蓄積し、複数のブロック
長で入力サンプルを正規化して正規化信号を得、前記複
数のブロック長に対応した正規化信号のブロック間差分
を求め、前記複数のブロック長を大きさの順に並べたと
きに隣接する２つのブロック長に対応した前記ブロック
間差分の比と前記ブロック間差分を用いて最適ブロック
長を決定し、該最適ブロック長を用いて前記正規化信号
に線形変換を施し、得られた変換係数を用いて計算した
ビット配分により該変換係数を量子化し、前記ビット配
分と前記正規化に用いた値と前記最適ブロック長とを補
助情報として該量子化出力と共に伝送／蓄積することを
特徴とする適応変換符号化の方法。 - 【請求項２】入力サンプルを蓄積するバッファと、複数
のブロック長で該バッファに蓄積されたサンプルを正規
化して正規化信号を出力する正規化回路と、前記複数の
ブロック長に対応した前記正規化信号を受けて前記正規
化信号のブロック間差分を用いて最適ブロック長を出力
する差分検出回路と、該差分検出回路から供給される最
適ブロック長と外部から供給されるブロック長指定信号
とを受けて該ブロック長指定信号に応じて出力を選択す
る第１のセレクタと、前記正規化回路の出力を受けて前
記第１のセレクタの出力に対応したブロック長で線形変
換を行なう線形変換回路と、該線形変換回路で得られた
変換係数に対するビット配分を計算するビット配分回路
と、該ビット配分回路で得られたビット配分に従って前
記変換係数を量子化する量子化器と、前記第１のセレク
タの出力と前記量子化器の出力と前記ビット配分回路の
出力と前記正規化に用いた値を多重化して伝送／蓄積す
る多重化回路を具備し、前記差分検出回路は、入力され
た正規化信号を複数のブロック長に応じて切換えるスイ
ッチと、該スイッチの複数の出力端子に接続された複数
の記憶装置と、該複数の記憶装置の出力のうち１つを選
択する第４のセレクタと、該第４のセレクタ出力を前記
入力された正規化信号から差引く減算器と、該減算器出
力を二乗する乗算器と、該乗算器の出力を累算する累算
器と、該累算器の出力を格納する第３の記憶装置と、該
第３の記憶装置の複数の出力から最大値を求める最大値
検出回路と、該最大値検出回路の出力を格納する第４の
記憶装置と、該第４の記憶装置の複数の出力のうちの２
つのデータの比を求める除算器と、該除算器の出力を格
納する第５の記憶装置と、該第５の記憶装置の出力を用
いて最適ブロック長を決定する最適ブロック長選択回路
と、前記第３の記憶装置から複数の出力を受けて該複数
の出力の間の著しい変化を検出する急変動検出回路と、
該急変動検出回路の出力に応じて前記最適ブロック長選
択回路の出力と該急変動検出回路の出力のいずれかを選
択して出力する第５のセレクタから構成されることを特
徴とする適応変換符号化装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324335A JP2569850B2 (ja) | 1989-12-13 | 1989-12-13 | 適応変換符号化の方法及び装置 |
| EP90121798A EP0428156B1 (en) | 1989-11-14 | 1990-11-14 | Adaptive transform coding by selecting optimum block lengths according to variations between successive blocks |
| DE69028176T DE69028176T2 (de) | 1989-11-14 | 1990-11-14 | Adaptive Transformationskodierung durch optimale Blocklängenselektion in Abhängigkeit von Unterschieden zwischen aufeinanderfolgenden Blöcken |
| US07/613,122 US5235623A (en) | 1989-11-14 | 1990-11-14 | Adaptive transform coding by selecting optimum block lengths according to variatons between successive blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324335A JP2569850B2 (ja) | 1989-12-13 | 1989-12-13 | 適応変換符号化の方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184099A JPH03184099A (ja) | 1991-08-12 |
| JP2569850B2 true JP2569850B2 (ja) | 1997-01-08 |
Family
ID=18164633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324335A Expired - Lifetime JP2569850B2 (ja) | 1989-11-14 | 1989-12-13 | 適応変換符号化の方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569850B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1064773C (zh) * | 1993-06-30 | 2001-04-18 | 索尼公司 | 数字信号的编码方法和解码方法 |
-
1989
- 1989-12-13 JP JP1324335A patent/JP2569850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03184099A (ja) | 1991-08-12 |
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