JP2569365B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents

Method for manufacturing semiconductor integrated circuit device

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oxide film
film
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特
に1トランジスタ型ダイナミックメモリセルの製造方法
な関する 〔従来の技術〕 従来、この種のダイナミックメモリセルは、書き込
み、読み出しを切換える1個のトランジスタと電荷を蓄
積して記憶する1個のコンデンサとから構成されてい
る。1ビット当りの素子数が少ないので、安価な大型容
量の記憶装置として多用途に利用されてきた。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and more particularly to a method of manufacturing a one-transistor dynamic memory cell. The memory cell includes one transistor for switching between writing and reading, and one capacitor for storing and storing electric charge. Since the number of elements per bit is small, it has been widely used as an inexpensive large-capacity storage device.

第3図(a)〜(d)は従来の製造方法の一例を説明
するための工程順に示した半導体チップの断面図であ
る。まず、第3図(a)に示すように半導体基板1上に
酸化膜2及び窒化膜3の順に形成する。次に、第3図
(b)に示すように、多結晶シリコン層を形成し、ホト
エッチング法により不要な部分を除去して容量電極4を
形成する。
3 (a) to 3 (d) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining an example of a conventional manufacturing method. First, as shown in FIG. 3A, an oxide film 2 and a nitride film 3 are formed on a semiconductor substrate 1 in this order. Next, as shown in FIG. 3 (b), a polycrystalline silicon layer is formed, and unnecessary portions are removed by a photoetching method to form a capacitor electrode 4.

次に、第3図(c)に示すように、容量電極4を絶縁
するために、この多結晶シリコンである容量電極4を熱
酸化する。このことにより、トラスファゲートを形成す
る予定の窒化膜3の領域は酸化しにくく、また、多結晶
シリコン層に接した窒化膜3にも酸化されないので、酸
化膜による絶縁膜4はいびつの形状に形成される。
Next, as shown in FIG. 3 (c), in order to insulate the capacitor electrode 4, the capacitor electrode 4 made of polycrystalline silicon is thermally oxidized. As a result, the region of the nitride film 3 where the transfer gate is to be formed is hardly oxidized, and is not oxidized by the nitride film 3 in contact with the polycrystalline silicon layer. Formed.

次に、第3図(d)に示すように、窒化膜3及び酸化
膜2の不要の部分をウエットエッチング法により取り除
き、熱酸化してゲート絶縁膜6となる酸化膜を形成す
る。次に、絶縁膜5及びゲート絶縁膜6上に多結晶シリ
コン層を成長させ、この多結晶シリコン層にリン拡散を
行ない導電性を持たせる。次に、この多結晶シリコン層
の不要な部分をエッチング除去してワード線7を形成す
る。
Next, as shown in FIG. 3 (d), unnecessary portions of the nitride film 3 and the oxide film 2 are removed by a wet etching method and thermally oxidized to form an oxide film to be the gate insulating film 6. Next, a polycrystalline silicon layer is grown on the insulating film 5 and the gate insulating film 6, and phosphorus is diffused in the polycrystalline silicon layer so as to have conductivity. Next, unnecessary portions of the polycrystalline silicon layer are removed by etching to form word lines 7.

なお、トランジスタは、公知の製造技術で、この容量
電極4に隣接してゲート絶縁膜に跨がってソース領域及
びドレーン領域が形成されることによって製作される。
The transistor is manufactured by a known manufacturing technique in which a source region and a drain region are formed so as to straddle a gate insulating film adjacent to the capacitor electrode 4.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、上述した従来の製造方法では、第3図
(b)で示すように、コンデサの容量を決定する誘電体
に窒化膜3を用いているため、この窒化膜の代りに、酸
化膜だけで形成した場合よりもそのコンデンサ容量が数
倍大きくすることが可能であるが、窒化膜は酸化されに
くいという性質から、容量電極4とワード線7との間の
絶縁膜5及び6との間は一様な膜厚が形成されず、局所
的に薄くいびつに入り込んだ形状になる。しかも、ワー
ド線のエッチング残り8が形成されることになるので、
この絶縁膜5の部分が絶縁破壊し、ワード線のエッチン
グ残り8と容量電極4とが短絡するという問題がある。
However, in the above-described conventional manufacturing method, as shown in FIG. 3 (b), since the nitride film 3 is used as the dielectric for determining the capacitance of the capacitor, only the oxide film is used instead of the nitride film. Although the capacitance of the capacitor can be increased several times as compared with the case where it is formed, since the nitride film is hardly oxidized, the distance between the insulating films 5 and 6 between the capacitance electrode 4 and the word line 7 is low. A uniform film thickness is not formed, and the shape becomes locally thin and enters the warp. Moreover, since the word line etching residue 8 is formed,
There is a problem that the insulation of the insulating film 5 is broken, and the etching residue 8 of the word line and the capacitor electrode 4 are short-circuited.

本発明の目的は、かかる問題を解消する半導体集積回
路装置の製造方法を提供することにある。
An object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device which solves such a problem.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の半導体集積回路装置の製造方法は、半導体基
板上に容量絶縁膜を形成し、この容量絶縁膜上に多結晶
シリコン層を成長する工程と、前記多結晶シリコン層上
に熱酸化により絶縁膜を形成し、ホトエッチング法によ
り不要な前記絶縁膜及び前記多結晶シリコン層を除去し
て容量電極を形成する工程と、前記容量電極の側面に熱
酸化膜を形成するとともにさらにCVD法により成長させ
て酸化膜を形成する工程とを含んで構成される。
A method of manufacturing a semiconductor integrated circuit device according to the present invention includes the steps of: forming a capacitive insulating film on a semiconductor substrate; growing a polycrystalline silicon layer on the capacitive insulating film; and insulating the polycrystalline silicon layer by thermal oxidation. Forming a film, removing the unnecessary insulating film and the polycrystalline silicon layer by a photo-etching method to form a capacitor electrode, and forming a thermal oxide film on the side surface of the capacitor electrode and further growing by a CVD method. And forming an oxide film.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第1図(a)〜(g)は本発明の製造方法の第1の実
施例を説明するための工程順に示した半導体チップの断
面図である。まず、第1図(a)に示すように、従来例
と同様に半導体基板1上に酸化膜2と窒化膜3とを形成
する。
1 (a) to 1 (g) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining a first embodiment of the manufacturing method of the present invention. First, as shown in FIG. 1A, an oxide film 2 and a nitride film 3 are formed on a semiconductor substrate 1 as in the conventional example.

次に、第1図(b)に示すように、窒化膜3上に多結
晶シリコン層を成長させ容量電極4aを形成する。次に、
この多結晶シリコンである容量電極4aにリン酸を拡散し
導電性をもたせる。次に、熱酸化法により容量電極4a上
に絶縁膜5aを形成する。次に、第1図(c)に示すよう
に、ホトエッチング法により不要な酸化膜2、窒化膜
3、容量電極4a及び絶縁膜5aを取り除き、酸化膜2a、窒
化膜3a容量電極4b及び絶縁膜5bを形成する。
Next, as shown in FIG. 1B, a polycrystalline silicon layer is grown on the nitride film 3 to form a capacitor electrode 4a. next,
Phosphoric acid is diffused into the capacitor electrode 4a made of polycrystalline silicon to have conductivity. Next, an insulating film 5a is formed on the capacitor electrode 4a by a thermal oxidation method. Next, as shown in FIG. 1 (c), the unnecessary oxide film 2, nitride film 3, capacitor electrode 4a and insulating film 5a are removed by photoetching, and the oxide film 2a, nitride film 3a, capacitor electrode 4b and insulating film 5a are removed. The film 5b is formed.

次に、第1図(d)に示すように、容量電極4bの側面
の多結晶シリコン層を酸化し絶縁膜5bを絶縁膜5cにす
る。これと同時に、半導体基板1上に酸化膜10を形成す
る。次に、第1図(e)に示すように、CVD法によりCVD
酸化膜8を成長させる。その後、さらに熱処理によりCV
D酸化膜8を固める。次に、第1図(f)に示すよう
に、CVD酸化膜及び絶縁膜5cを選択的にエッチングして
半導体基板1が露出させて絶縁膜9に形成する。
Next, as shown in FIG. 1D, the polycrystalline silicon layer on the side surface of the capacitor electrode 4b is oxidized to turn the insulating film 5b into an insulating film 5c. At the same time, an oxide film 10 is formed on the semiconductor substrate 1. Next, as shown in FIG.
An oxide film 8 is grown. After that, CV
The D oxide film 8 is hardened. Next, as shown in FIG. 1 (f), the CVD oxide film and the insulating film 5c are selectively etched to expose the semiconductor substrate 1 and form the insulating film 9.

次に、第1図(g)に示すように、熱酸化によりゲー
ト酸化膜6aを形成し、更に、その絶縁酸化膜9及びゲー
ト酸化膜6aの上に多結晶シリコン層を成長させ、これに
リン拡散を行ない導電性をもたせ、ホトエッチング法に
より選択的にエッチングし、ワード線7aを形成する。
Next, as shown in FIG. 1 (g), a gate oxide film 6a is formed by thermal oxidation, and a polycrystalline silicon layer is grown on the insulating oxide film 9 and the gate oxide film 6a. The word line 7a is formed by conducting diffusion by phosphorus diffusion and selective etching by a photo-etching method.

このように製作すれば、絶縁膜が局所的に薄くいびつ
に入り込んだ形状になることがなくなり、ワード線のエ
ッチング残りとの短絡はなくなるという利点がある。
By manufacturing in this manner, there is an advantage that the insulating film does not have a locally thin and irregular shape and does not short-circuit with the word line remaining after etching.

第2図(a)〜(g)は本発明の製造方法の第2の実
施例を説明するための工程順に示した半導体チップの断
面図である。このメモリセルは、溝に容量が形成された
場合の製造方法について実施した例である。まず、第2
図(a)に示すように、半導体基板1に公知の方法でフ
ィールド酸化膜12を形成し、つづいて、溝13を掘り、溝
13及びフィールド酸化膜12の表面に順に酸化膜2b及び窒
化膜3bを形成する。
2 (a) to 2 (g) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining a second embodiment of the manufacturing method of the present invention. This memory cell is an example in which a manufacturing method is performed when a capacitance is formed in a groove. First, the second
As shown in FIG. 1A, a field oxide film 12 is formed on a semiconductor substrate 1 by a known method.
An oxide film 2b and a nitride film 3b are sequentially formed on the surfaces of the field oxide film 13 and the field oxide film 12.

次に、第2図(b)に示すように、窒化膜3b上に多結
晶シリコン層を成長させる。リン拡散を行ない導電性を
もたせて容量電極4cを形成する。次に、第2図(c)に
示すように、熱酸化により容量電極4c上に酸化膜による
絶縁膜5dを形成する。更に、溝の中に、多結晶シリコン
を成長させ、これにリン拡散を行ない、導電性をもたせ
多結晶シリコン層11を形成する。
Next, as shown in FIG. 2B, a polycrystalline silicon layer is grown on the nitride film 3b. Phosphorus is diffused to form the capacitor electrode 4c with conductivity. Next, as shown in FIG. 2C, an insulating film 5d of an oxide film is formed on the capacitor electrode 4c by thermal oxidation. Further, polycrystalline silicon is grown in the groove, and phosphorus is diffused into the polycrystalline silicon to form a polycrystalline silicon layer 11 with conductivity.

次に、第2図(d)に示すように、不要な絶縁膜5d、
容量電極4c、酸化膜2b及び窒化膜3bの一部を取り除き、
酸化膜2c、窒化膜3c及び容量電極4dとする。さらに熱酸
化により容量電極4dの側面の多結晶シリコン層を酸化
し、絶縁膜5e及び酸化膜10aを形成する。次に、第2図
(e)に示すように、絶縁膜10a及び絶縁膜5e上にCVD法
により酸化膜を成長させ絶縁膜5fに形成する。その後、
熱処理により酸化膜である絶縁膜5fを固める。
Next, as shown in FIG. 2D, unnecessary insulating films 5d,
Remove part of the capacitor electrode 4c, the oxide film 2b and the nitride film 3b,
The oxide film 2c, the nitride film 3c, and the capacitor electrode 4d are used. Further, the polycrystalline silicon layer on the side surface of the capacitor electrode 4d is oxidized by thermal oxidation to form an insulating film 5e and an oxide film 10a. Next, as shown in FIG. 2 (e), an oxide film is grown on the insulating film 10a and the insulating film 5e by a CVD method and formed on the insulating film 5f. afterwards,
The insulating film 5f, which is an oxide film, is hardened by heat treatment.

次に、容量電極4dの近傍の半導体基板1及びフィール
ド酸化膜12が露出するように、絶縁膜5fの不要部及び酸
化膜10aをエッチング除去し、絶縁膜5gを形成する。次
に、第2図(g)に示すように、熱酸化によるゲート酸
化膜6bを形成した後、多結晶シリコン層を成長させて、
これにリン拡張した後、選択的にエッチング除去してワ
ード線7bを形成する。
Next, unnecessary portions of the insulating film 5f and the oxide film 10a are removed by etching so that the semiconductor substrate 1 and the field oxide film 12 near the capacitor electrode 4d are exposed, thereby forming an insulating film 5g. Next, as shown in FIG. 2 (g), after forming a gate oxide film 6b by thermal oxidation, a polycrystalline silicon layer is grown,
After phosphorus expansion, the word line 7b is formed by selective etching and removal.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、容量電極を取り囲む絶
縁膜を熱酸化膜とCVD法による絶縁膜との組み合せで形
成することによって、前記絶縁膜の膜厚が一様になり、
この絶縁膜が絶縁破壊されることがないとともにワード
線と容量電極が短絡することのない半導体集積回路装置
の製造方法が得られるという効果がある。
As described above, according to the present invention, by forming an insulating film surrounding a capacitor electrode by a combination of a thermal oxide film and an insulating film formed by a CVD method, the thickness of the insulating film becomes uniform,
There is an effect that a method of manufacturing a semiconductor integrated circuit device in which the insulating film is not broken down and the word line and the capacitor electrode are not short-circuited is obtained.

【図面の簡単な説明】[Brief description of the drawings]

第1図(a)〜(g)は本発明の製造方法の第1の実施
例を説明するための工程順に示した半導体チップの断面
図、第2図(a)〜(g)は本発明の製造方法の第2図
の実施例を説明するための工程順に示した半導体チップ
の断面図、第3図(a)〜(d)は従来の製造方法の一
例を説明するための工程順に示した半導体チップの断面
図である。 1……半導体基板、2、2a、2b、2c……酸化膜、3、3
a、3b、3c……窒化膜、4、4a、4b、4c、4d……容量電
極、5、5a、5b、5c、5d、5e、5f、5g……絶縁膜、6、
6a、6b……ゲート酸化膜、7、7a、7b……ワード線、8
……CVD酸化膜、9……絶縁膜、11……多結晶シリコン
層、12……フィールド酸化膜。
1 (a) to 1 (g) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining a first embodiment of the manufacturing method of the present invention, and FIGS. 2 (a) to 2 (g) show the present invention. Sectional views of a semiconductor chip shown in the order of steps for explaining the embodiment of FIG. 2 of the manufacturing method shown in FIG. 2. FIGS. 3 (a) to (d) are shown in the order of steps for explaining an example of the conventional manufacturing method. FIG. 4 is a cross-sectional view of a semiconductor chip that has been damaged. 1 .... Semiconductor substrate, 2, 2a, 2b, 2c ... Oxide film, 3,3
a, 3b, 3c: nitride film, 4, 4a, 4b, 4c, 4d: capacitance electrode, 5, 5a, 5b, 5c, 5d, 5e, 5f, 5g: insulating film, 6,
6a, 6b: gate oxide film, 7, 7a, 7b: word line, 8
... CVD oxide film, 9 insulating film, 11 polycrystalline silicon layer, 12 field oxide film.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上に窒化膜を含む容量絶縁膜を
形成する工程と、前記容量絶縁膜上に多結晶シリコン層
を形成する工程と、前記多結晶シリコン層上に熱酸化に
より絶縁膜を形成する工程と、ホトエッチング法により
選択的に前記絶縁膜、前記多結晶シリコン層及び前記絶
縁膜を除去して容量電極を形成すると共に前記半導体基
板を露出させる工程と、前記容量電極の側面及び前記露
出した半導体基板を酸化する工程と、全面にCVD法によ
り酸化膜を形成する工程と、ホトエッチング法により選
択的に前記半導体基板上の酸化膜を除去して前記半導体
基板を露出させる工程と、熱酸化法により前記半導体基
板上にゲート絶縁膜を形成する工程とを有することを特
徴とする半導体集積回路装置の製造方法。
A step of forming a capacitance insulating film including a nitride film on a semiconductor substrate; a step of forming a polycrystalline silicon layer on the capacitance insulating film; and a thermal oxidation on the polycrystalline silicon layer by thermal oxidation. Forming a capacitor electrode by selectively removing the insulating film, the polycrystalline silicon layer, and the insulating film by a photoetching method, and exposing the semiconductor substrate; and forming a side surface of the capacitor electrode. And a step of oxidizing the exposed semiconductor substrate, a step of forming an oxide film on the entire surface by a CVD method, and a step of selectively removing the oxide film on the semiconductor substrate by a photoetching method to expose the semiconductor substrate. And a step of forming a gate insulating film on the semiconductor substrate by a thermal oxidation method.
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