JP2564584B2 - Semiconductor integrated circuit - Google Patents
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Description
【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第５図） 発明が解決しようとする問題点 問題点を解決するための手段（１図） 作用 実施例 第１実施例（第２図） 第２実施例（第３図） 第３実施例（第４図） 発明の効果 ［概要］ 半導体集積回路に関し、 ドライブ能力を適当に変更することが容易に行えるよ
うにすることを目的とし、 発振回路を構成するための単位反転増幅回路を複数個
備え、各単位反転増幅回路に断続部を設け、該断続部を
導通状態にするかどうかにより任意の組合わせの単位反
転増幅回路が並列接続されるように構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] Outline Industrial field of application Conventional technology (Fig. 5) Problems to be solved by the invention Means for solving problems (Fig. 1) Action Embodiment 1st Embodiment Example (Fig. 2) Second embodiment (Fig. 3) Third embodiment (Fig. 4) Effect of the invention [Outline] With respect to a semiconductor integrated circuit, it is possible to easily change the drive capability appropriately. To this end, a plurality of unit inverting amplifier circuits for configuring an oscillation circuit are provided, each unit inverting amplifier circuit is provided with a discontinuity section, and any combination of unit inversion amplifiers is selected depending on whether or not the discontinuity section is made conductive. The amplifier circuits are configured to be connected in parallel.
［産業上の利用分野］ 本発明は発振器を内蔵する半導体集積回路に係り、特
に、発振回路を構成する反転増幅回路のドライブ能力を
可変にした半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a built-in oscillator, and more particularly to a semiconductor integrated circuit having a variable drive capacity of an inverting amplifier circuit which constitutes an oscillator circuit.
［従来の技術］ 第５図にはマイクロプロセッサに適用された従来例の
発振回路が示されている。[Prior Art] FIG. 5 shows a conventional oscillator circuit applied to a microprocessor.
反転増幅回路１はＰチャンネルFET1aとＮチャンネルF
ET1bとが縦続接続されて構成されている。このＰチャン
ネルFET1aとＮチャンネルFET1bのゲートは共通に接続さ
れ、これに帰還信号が入力される。また、Ｐチャンネル
FET1aのドレインとＮチャンネルFET1bのドレインとが共
通に接続され、これから出力信号（クロック信号）CLK
がコントローラ４へ供給される。The inverting amplifier circuit 1 includes a P channel FET 1a and an N channel F.
ET1b is connected in cascade. The gates of the P-channel FET 1a and the N-channel FET 1b are commonly connected to which a feedback signal is input. Also, P channel
The drain of FET1a and the drain of N-channel FET1b are connected in common, and the output signal (clock signal) CLK
Are supplied to the controller 4.
この反転増幅回路１のドライブ能力は、そのFET1a、1
bの大きさにより決まるが、従来では、発振起動の確実
性を図るために、ドライブ能力の大きいものを使用して
いた。The drive capability of this inverting amplifier circuit 1 is that FET1a, 1
It depends on the size of b, but in the past, a drive with a large drive capacity was used in order to ensure the reliability of oscillation startup.
［発明が解決しようとする問題点］ しかし、発振の起動は速やかに行われるものの、定常
状態では出力信号の波形が歪んで方形波状になり、した
がって高周波成分が含まれ、ノイズ発生源となる。この
ノイズは、他の内部回路や、外部回路に悪影響を与える
ことがある。[Problems to be Solved by the Invention] However, although the oscillation is started promptly, the waveform of the output signal is distorted and becomes a square wave in a steady state, so that it contains a high frequency component and becomes a noise generation source. This noise may adversely affect other internal circuits and external circuits.
また、ICの種類に応じて発振回路に対する負荷の大き
さは種々である。そこで、反転増幅回路１のFETの大き
さを負荷の大小に応じて適当に変更しようとすると、IC
毎にそのマスクパターンを再作成しなければならず、煩
雑であり、コスト高になる。Further, the magnitude of the load on the oscillator circuit varies depending on the type of IC. Therefore, if the size of the FET of the inverting amplifier circuit 1 is appropriately changed according to the size of the load, the IC
The mask pattern must be recreated every time, which is complicated and costly.
本発明の目的は、上記問題点に鑑み、ドライブ能力を
適当に変更することが容易な半導体集積回路を提供する
ことにある。In view of the above problems, an object of the present invention is to provide a semiconductor integrated circuit in which it is easy to appropriately change the drive capacity.
［問題点を解決するための手段］ 第１図は本発明の原理図である。[Means for Solving Problems] FIG. 1 is a principle diagram of the present invention.
図中、11、12、・・・1nは単位反転増幅回路であり、
複数個備えられており、発振回路を構成するためのもの
である。各単位反転増幅回路11、12、・・・1nにはそれ
ぞれ断続部21、22、・・・2nが設けられている。該断続
部21、22、・・・2nを導通状態とするかどうかにより任
意の組合わせの単位反転増幅回路が並列接続される。In the figure, 11, 12, ... 1n are unit inverting amplifier circuits,
A plurality of them are provided and are for configuring an oscillation circuit. .. 1n is provided in each unit inverting amplifier circuit 11, 12 ,. 2n are connected in parallel depending on whether or not the connecting / disconnecting units 21, 22, ... 2n are made conductive.
なお、C1及びC2はコンデンサ、Ｒは復帰抵抗、３は水
晶振動子である。Note that C 1 and C 2 are capacitors, R is a return resistance, and 3 is a crystal oscillator.
［作用］ 発振回路に対する負荷の大小に応じて、IC製造時に、
ドライブ能力が適当になるよう導通すべき断続部21,22
・・・2nを選択し、これを導通させる。[Operation] Depending on the load on the oscillator circuit,
Intermittent sections 21 and 22 that should be conducted so that the drive capability is appropriate
... Select 2n and make it conductive.
また、断続部21、22・・・2nを制御信号で電気的に制
御することにより、パワーオン時にはドライブ能力を大
きくして発振を速やかに安定させた後、ドライブ能力を
下げて出力波形をより滑らかにしたり、ドライブ能力が
低下したときにはこれを検出してドライブ能力を回復さ
せたりする。In addition, by electrically controlling the interrupting sections 21, 22 ... 2n with a control signal, the drive capability is increased at the time of power-on to stabilize the oscillation promptly, and then the drive capability is reduced to improve the output waveform. It smoothes or detects when the drive capacity has decreased and recovers the drive capacity.
［実施例］ （Ａ）一実施例 第２図には第１実施例に係る、半導体集積回路に内蔵
される発振器用反転増幅回路が示されている。図中、11
a、12a、・・・1naはＰチャンネルFETであり、各ゲート
は共通に入力端子T1に接続され、各ソースは共通に電源
（＋VCC）端子T3に接続されており、入力端子T1に加え
られる信号を反転増幅すためのもの、11b、12b、・・・
1nbはＮチャンネルFETであり、各ゲートは共通に入力端
子T1に接続され、各ソースはGND端子T4に共通に接続さ
れており、入力端子T1に加えられる信号を反転増幅する
ためのもの、21a、22a、・・・2naは配線断続部であ
り、例えば拡散層と配線層とを接続するコンタクトホー
ルの有無に対応し、製造時の配線マスクパターンに応じ
て非接続（欠落）又は接続（導通）されるものであっ
て、各々の一端はそれぞれＰチャンネルFET11a、12a、
・・・1naのソースに接続され、他端は共通に出力端子T
2に接続されたもの、21b、22b・・・2nbは前記同様の配
線断続部であり、各々の一端はＮチャンネルFET11b、12
b・・・1nbのドレインに接続され、他端は共通に出力端
子T2に接続されており、それぞれ21a、22a、・・・2na
とペアで導通状態にすることにより各単位反転増幅回路
を並列接続するためのものである。[Embodiment] (A) One Embodiment FIG. 2 shows an inverting amplifier circuit for an oscillator incorporated in a semiconductor integrated circuit according to the first embodiment. 11 in the figure
a, 12a, ... 1na are P-channel FETs, each gate is commonly connected to the input terminal T 1 , each source is commonly connected to the power supply (+ V CC ) terminal T 3 , and the input terminal T For inverting and amplifying the signal applied to 1 , 11b, 12b, ...
1nb is an N-channel FET, each gate is commonly connected to the input terminal T 1 , and each source is commonly connected to the GND terminal T 4 for inverting and amplifying the signal applied to the input terminal T 1 . , 21a, 22a, ..., 2na are wiring disconnections, which correspond to the presence or absence of contact holes for connecting the diffusion layer and the wiring layer, and are not connected (missing) or depending on the wiring mask pattern at the time of manufacturing. They are connected (conducted), and one end of each is P channel FET 11a, 12a,
... Connected to 1na source, the other end is commonly output terminal T
2b connected to 2 , 21b, 22b ... 2nb are wiring connection portions similar to the above, one end of each of which is N-channel FETs 11b, 12
b ... 1nb connected to the drain, the other end is commonly connected to the output terminal T 2 , 21a, 22a, ... 2na respectively
This is for connecting the unit inverting amplifier circuits in parallel by making them conductive with each other.
この第２図では、配線断続部21a、21bが接続され、配
線断続部22a〜2na、22b〜2nbが切断されている。したが
って、この反転増幅回路はＰチャンネルFET11a及びＮチ
ャンネルFET11bからなる単一反転増幅回路に等しくなっ
ている。In FIG. 2, the wire connecting / disconnecting portions 21a and 21b are connected, and the wire connecting / disconnecting portions 22a to 2na and 22b to 2nb are cut. Therefore, this inverting amplifier circuit is equivalent to a single inverting amplifier circuit composed of the P-channel FET 11a and the N-channel FET 11b.
断続部ペア2ia、2ib（ｉ＝１〜ｎ）を適当に選択し、
これらを導通状態にすることにより、負荷の大きさに対
応した適当なドライブ能力を有する発振器用反転増幅回
路を得ること容易にできる。ここに、適当なドライブ能
力とは、安定した発振が行え、かつ、できるだけ滑らか
な（高周波成分の少ない）出力波形が得られるドライブ
能力をいう。Select the interrupted pair 2ia, 2ib (i = 1 to n) appropriately,
By making them conductive, it is possible to easily obtain an inverting amplifier circuit for an oscillator having an appropriate drive capacity corresponding to the magnitude of the load. Here, the appropriate drive capability refers to a drive capability capable of performing stable oscillation and obtaining an output waveform as smooth as possible (with few high frequency components).
本実施例では、発信回路の出力を受ける負荷の大きさ
に応じて適当な配線断続部のみを導通させればよいの
で、設計変更が容易であり、コストを低減できる。In the present embodiment, only the appropriate wire connection / disconnection part needs to be made conductive in accordance with the size of the load that receives the output of the transmission circuit, so that the design can be easily changed and the cost can be reduced.
（Ｂ）第２実施例 第３図には第２実施例に係る半導体集積回路が示され
ている。(B) Second Embodiment FIG. 3 shows a semiconductor integrated circuit according to the second embodiment.
この例では、配線断続部の配置が第２図と異なってい
る。すなわち、配線断続部21a、22a・・・2naがそれぞ
れＰチャンネルFET11a、12a・・・1naのソースと電源端
子T3との間に配置され、配線断続部21b、22b・・・2nb
がそれぞれＮチャンネルFET11b、12b、・・・1nbのソー
スとGND端子T4との間に配置されている。他の点につい
ては第２図と同一になっている。In this example, the arrangement of the wiring connection / disconnection portions is different from that shown in FIG. 2na are arranged between the sources of the P-channel FETs 11a, 12a, ... 1na and the power supply terminal T 3, respectively, and the wire disconnections 21b, 22b, ... 2nb.
Are arranged between the sources of the N-channel FETs 11b, 12b, ... 1nb and the GND terminal T 4 . The other points are the same as in FIG.
この第２実施例の作用効果は第１実施例と同一であ
る。The effects of this second embodiment are the same as those of the first embodiment.
（Ｃ）第３実施例 第４図にはマイクロプロセッサに適用された第３実施
例の反転増幅回路Ａが示されている。(C) Third Embodiment FIG. 4 shows an inverting amplifier circuit A of a third embodiment applied to a microprocessor.
この例では、第２図に示す配線断続部21a、22a・・・
2naの代わりにそれぞれ断続部としてのＰチャンネルFET
11c、12c、・・・1ncが配置され、第２図に示す配線断
続部21b、22b、・・・2nbの代わりに断続部としてのＮ
チャンネルFET11d、12d、・・・1ndが配置されている。
尚、この実施例はCMOS回路の例であるが、本発明はNMOS
回路にも適用可能である。In this example, the wiring connection / disconnection parts 21a, 22a, ... Shown in FIG.
P-channel FET as an interrupting part instead of 2na
11c, 12c, ... 1nc are arranged, and N as a connecting / disconnecting portion instead of the wiring connecting / disconnecting portions 21b, 22b, ... 2nb shown in FIG.
Channel FETs 11d, 12d, ... 1nd are arranged.
Although this embodiment is an example of a CMOS circuit, the present invention is an NMOS.
It can also be applied to circuits.
図中、５はコントローラ4aによるリード／ライトが可
能なドライブ能力制御用レジスタであり、ｎビットから
なり、ビットbi（ｉ＝１〜ｎ、以下同じ。）が直接Ｎチ
ャンネルFET1idのゲートに接続されるとともに、インバ
ータNiを介してＰチャンネルFET1icのゲートに接続され
ている。In the figure, reference numeral 5 is a drive capacity control register that can be read / written by the controller 4a and consists of n bits, and bits b i (i = 1 to n, the same applies below) are directly connected to the gate of the N-channel FET 1id. It is also connected to the gate of the P-channel FET1ic via the inverter N i .
６はパワーオンリセット回路であり、入力端子T3に印
加される電源電圧電源CCの立ち上がりを検出して、リセ
ットパルスをドライブ能力制御用レジスタ５及びコント
ローラ4aへ供給するもの、７は温度センサであり、マイ
クロプロセッサの温度を検出し、検出値が設定値を超え
たときに入力端子T5を介しコントローラ4aへＨレベルの
電圧を供給するものである。6 is a power-on reset circuit, which detects the rising of the power supply voltage power supply CC applied to the input terminal T 3 and supplies a reset pulse to the drive capacity control register 5 and the controller 4a, and 7 is a temperature sensor Yes, it detects the temperature of the microprocessor and supplies an H level voltage to the controller 4a via the input terminal T 5 when the detected value exceeds the set value.
なお、C1及びC2は外付コンデンサ、Ｒは帰還抵抗、３
は水晶振動子である。C 1 and C 2 are external capacitors, R is a feedback resistor, 3
Is a crystal oscillator.
上記構成に於いて、電源端子T3、T4間に電源電圧が印
加されると、パワーオンリセット回路６からリセット信
号RSTがコントローラ4a及びドライブ能力制御用レジス
タ５へ供給され、ドライブ能力制御用レジスタ５の各ビ
ットb1、b2・・・bnが各々１に初期設定される。これに
より、ＮチャンネルFET11d、12d・・・1ndはその各ゲー
トがＨレベルになってオン状態になり、ＰチャンネルFE
T11c、12c・・・1ncはその各ゲートがＬレベルになって
オン状態になり、ｎ個の総ての単位反転増幅回路が動作
状態になる。In the above configuration, when the power supply voltage is applied between the power supply terminals T 3 and T 4 , the power-on reset circuit 6 supplies the reset signal RST to the controller 4a and the drive capacity control register 5 for the drive capacity control. Bits b 1 , b 2 ... b n of the register 5 are initialized to 1, respectively. As a result, the gates of the N-channel FETs 11d, 12d, ...
The gates of T11c, 12c ... 1nc are turned on when their respective gates are at the L level, and all n unit inverting amplifier circuits are turned on.
したがって、パワーオン時にはドライブ能力が最大に
なり、クロックパルスの発振が速やかに開始される。Therefore, when the power is turned on, the drive capability is maximized and the oscillation of the clock pulse is promptly started.
次に、コントローラ4aはドライブ能力制御用レジスタ
５の制御用レジスタであるビットbn、bn-1・・・を順
次、発振が安定するにともない０にしていき、所定のビ
ットのみ１に保持して、ドライブ能力を適当に下げ、コ
ントローラ4aに供給される発振波形を滑らかにして高周
波ノイズを低減する。次に、コントローラ4aは命令デコ
ーダにより解読された命令を実行すべく、図示しない各
構成要素に対しタイミング信号及び制御信号を供給す
る。Next, the controller 4a holds the bit b n is a control register of the driving power control register 5 sequentially the b n-1 · · ·, oscillation continue to 0 with the stabilized, only one predetermined bit Then, the drive capability is appropriately reduced and the oscillation waveform supplied to the controller 4a is smoothed to reduce high frequency noise. Next, the controller 4a supplies a timing signal and a control signal to each component (not shown) in order to execute the instruction decoded by the instruction decoder.
マイクロプロセッサの温度が設定値以上になると、温
度センサ７の出力電圧がＨレベルになり、コントローラ
4aはドライブ能力制御用レジスタ５に対し０になってい
る所定のビットを１にする。これにより、熱で低下して
いた反転増幅回路Ａのドライブ能力が回復される。When the temperature of the microprocessor exceeds the set value, the output voltage of the temperature sensor 7 becomes H level and the controller
4a sets 1 to a predetermined bit which is 0 for the drive capacity control register 5. As a result, the drive capability of the inverting amplifier circuit A, which has been reduced by heat, is restored.
したがって、設定温度以下における反転増幅回路Ａの
ドライブ能力を、設定温度以上になった場合のドライブ
能力の低下を考慮することなくできるだけ下げることが
でき、必要充分なドライブ能力にすることが可能にな
る。Therefore, the drive capacity of the inverting amplifier circuit A at the set temperature or lower can be reduced as much as possible without considering the decrease in the drive capacity when the set temperature or higher, and the necessary and sufficient drive capacity can be obtained. .
マイクロプロセッサがパワーダウンモードの場合、す
なわち、内蔵RAMの内容を記憶しておればよいだけの状
態では、コントローラ4aはドライブ能力制御用レジスタ
５のビットb1、b2・・・bnを総て０にし、これによって
反転増幅回路Ａを非動作状態にし、発振を停止させ、反
転増幅回路Ａの消費電力（通常は比較的大）を０にす
る。When the microprocessor is in the power-down mode, that is, when only the contents of the internal RAM need to be stored, the controller 4a collects bits b 1 , b 2 ... b n of the drive capacity control register 5. To 0, whereby the inverting amplifier circuit A is deactivated, oscillation is stopped, and the power consumption (usually relatively large) of the inverting amplifier circuit A is set to 0.
次に、マイクロプロセッサに外部から割り込みがかか
った場合には、コントローラ4aはドライブ能力制御用レ
ジスタ５の内容をパワーオンリセット時と同様に変更し
ていく。Next, when the microprocessor is externally interrupted, the controller 4a changes the contents of the drive capacity control register 5 in the same manner as at the power-on reset.
このようにして、マイクロプロセッサの状態に応じて
反転増幅回路Ａのドライブ能力が最適値に調整される。In this way, the drive capability of the inverting amplifier circuit A is adjusted to the optimum value according to the state of the microprocessor.
なお、入力端子T5をコントローラ4aに接続せずに、直
接ドライブ能力制御用レジスタ５へ接続して、設定温度
以上になったときに所定のビットを１にするように構成
してもよい。The input terminal T 5 may be directly connected to the drive capacity control register 5 without being connected to the controller 4a, and the predetermined bit may be set to 1 when the temperature exceeds the set temperature.
［発明の効果］ 以上説明したように、本発明に係る半導体集積回路で
は、各単位反転増幅回路の断続部を導通状態にするかど
うかにより任意の組み合わせの単位反転増幅回路が並列
接続されるようになっているので、負荷の大きさに応じ
て反転増幅回路のドライブ能力を必要充分な能力にする
ことが容易にでき、発振起動の確実性を確保することが
できるとともに、出力波形をより滑らかにすることがで
き、ノイズの発生を低減できるという優れた効果を奏す
る。[Effects of the Invention] As described above, in the semiconductor integrated circuit according to the present invention, any combination of unit inverting amplifier circuits may be connected in parallel depending on whether or not the connection / disconnection portion of each unit inverting amplifier circuit is made conductive. Therefore, the drive capacity of the inverting amplifier circuit can be easily made to be the necessary and sufficient capacity according to the size of the load, and it is possible to ensure the reliability of the oscillation start and to make the output waveform smoother. Therefore, the excellent effect of reducing the generation of noise can be achieved.
第１図は本発明の原理ブロック図、 第２図は本発明の第一実施例の反転増幅回路図、 第３図は本発明の第２実施例の反転増幅回路図、 第４図は本発明をマイクロプロセッサに適用した第３実
施例の発振回路図、 第５図はマイクロプロセッサに適用した従来例の発振回
路図である。 図中 11a、12a・・1na:PチャンネルFET 11b、12b・・1nb:NチャンネルFET 21a、22a、2na、21b、22b、2nb:配線断続部 11c、12c・・1nc:PチャンネルFET 11d、12d・・1nd:NチャンネルFET N1、N2・・Nn:インバータ 5:ドライブ能力制御用レジスタ 6:パワーオンリセット回路FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is an inverting amplifier circuit diagram of the first embodiment of the present invention, FIG. 3 is an inverting amplifier circuit diagram of the second embodiment of the present invention, and FIG. FIG. 5 is an oscillator circuit diagram of a third embodiment in which the invention is applied to a microprocessor, and FIG. 5 is an oscillator circuit diagram of a conventional example applied to the microprocessor. In the figure, 11a, 12a ... 1na: P-channel FETs 11b, 12b ...・ ・ 1nd: N-channel FET N 1 , N 2・ ・ N n : Inverter 5: Drive capacity control register 6: Power-on reset circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−155612（ＪＰ，Ａ) 特開 昭62−234361（ＪＰ，Ａ) 特開 昭58−191461（ＪＰ，Ａ) 特開 昭60−27145（ＪＰ，Ａ) 特開 昭60−15726（ＪＰ，Ａ) ─────────────────────────────────────────────────── --- Continuation of the front page (56) References JP-A-62-155612 (JP, A) JP-A-62-234361 (JP, A) JP-A-58-191461 (JP, A) JP-A-60- 27145 (JP, A) JP-A-60-15726 (JP, A)
Claims (1)
路（11）、（12）、・・・（1n）を複数個備え、 各単位反転増幅回路（11）、（12）、・・・（1n）にそ
れぞれ断続部（21）、（22）、・・・（2n）を設け、 該断続部（21）、（22）、・・・（2n）を導通状態にす
るかどうかにより任意の組合わせの単位反転増幅回路が
並列接続されるようにしたことを 特徴とする半導体集積回路。1. A plurality of unit inverting amplifier circuits (11), (12), ... (1n) for forming an oscillation circuit, each unit inverting amplifier circuit (11), (12) ,.・ (1n) is provided with interrupted portions (21), (22), ... (2n) respectively, depending on whether the interrupted portions (21), (22) ,. A semiconductor integrated circuit characterized in that unit inverting amplifier circuits of any combination are connected in parallel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333266A JP2564584B2 (en) | 1987-12-25 | 1987-12-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333266A JP2564584B2 (en) | 1987-12-25 | 1987-12-25 | Semiconductor integrated circuit |
Publications (2)
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|---|---|
| JPH01171241A JPH01171241A (en) | 1989-07-06 |
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ID=18264183
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| JP62333266A Expired - Fee Related JP2564584B2 (en) | 1987-12-25 | 1987-12-25 | Semiconductor integrated circuit |
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Families Citing this family (2)
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|---|---|---|---|---|
| US6085342A (en) * | 1997-05-06 | 2000-07-04 | Telefonaktiebolaget L M Ericsson (Publ) | Electronic system having a chip integrated power-on reset circuit with glitch sensor |
| US6121849A (en) * | 1998-07-24 | 2000-09-19 | Motorola Inc. | Oscillator amplifier with frequency based digital multi-discrete-level gain control and method of operation |
-
1987
- 1987-12-25 JP JP62333266A patent/JP2564584B2/en not_active Expired - Fee Related
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