JP2021163846A - Semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体装置に関し、特に基板バイアス電圧を生成する基板バイアス回路を備えた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a substrate bias circuit that generates a substrate bias voltage.
基板バイアス回路を備えた半導体装置は、例えば特許文献1に記載されている。特許文献1の例えば図2には、CPU(26)と、システムコントローラ(24)と、P型SOTBトランジスタ(SP1、SP2)と、N型SOTBトランジスタ(SN1〜SN4)と、基板バイアス回路(23)とを備えた半導体装置が示されている。特許文献1には、CPU(26)を低速で動作させるときには、基板バイアス電圧(Vsp、Vsn)をP型SOTBトランジスタおよびN型SOTBトランジスタに供給し、CPU(26)を高速で動作させるときには、基板バイアス電圧(Vsp、Vsn)をP型SOTBトランジスタおよびN型SOTBトランジスタに供給しないことが記載されている。
A semiconductor device including a substrate bias circuit is described in, for example,
また、特許文献2には、CMOS回路によって構成された半導体装置が記載されている。特許文献2では、CMOS回路の基板バイアスを制御することが記載されている。
Further,
特許文献1では、CPUを高速で動作させるとき、SOTBトランジスタに基板バイアス電圧が供給されない、このとき低速で動作する回路に対しても基板バイアス電圧が供給されない。その結果、低速で動作する回路での消費電流削減の効果が得られないと言う課題がある。さらに、基板バイアス電圧を供給していない非供給状態から、基板バイアス電圧を供給する供給状態へ遷移する際、および供給状態から非供給状態へ遷移する際に、回路を正常に動作させるためには、数μ秒から数10μ秒の遷移時間を追加する必要がある。
In
特許文献2では、CMOS回路の基板バイアスが制御される。CMOS回路によって構成された半導体装置では、微細化を図ると、基板バイアスを供給しても、CMOS回路を構成するトランジスタのソース/ドレインと基板との間のリーク電流が大きくなり、消費電流削減の効果が制限される。
In
本発明の目的は、低消費電力化を図ることが可能な半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of reducing power consumption.
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description and accompanying drawings herein.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 A brief description of typical inventions disclosed in the present application is as follows.
すなわち、半導体装置は、トランジスタが形成されたバルク領域と、SOTBトランジスタが形成された第1SOTB領域と、第1SOTB領域とは分離され、SOTBトランジスタが形成された第2SOTB領域とを備える。第1SOTB領域には、常時基板バイアス電圧が供給され、第2SOTB領域に対しては、基板バイアス電圧の供給を選択することが可能とされている。 That is, the semiconductor device includes a bulk region in which the transistor is formed, a first SOTB region in which the SOTB transistor is formed, and a second SOTB region in which the first SOTB region is separated and the SOTB transistor is formed. The substrate bias voltage is always supplied to the first SOTB region, and it is possible to select the supply of the substrate bias voltage to the second SOTB region.
基板バイアス電圧を供給するか否かを選択することにより、基板バイアス電圧は、遷移することになる。この遷移のときに、動作している回路ブロックは、低速で動作する回路ブロックであることを、発明者は見出した。この知見を基に、発明者は、第1SOTB領域に、低速で動作する回路を配置し、当該第1SOTB領域に基板バイアス電圧を常時供給することで、低消費電力化を図ることを考えた。 By selecting whether or not to supply the substrate bias voltage, the substrate bias voltage will transition. At the time of this transition, the inventor has found that the circuit block operating is a circuit block operating at a low speed. Based on this knowledge, the inventor considered to reduce power consumption by arranging a circuit operating at a low speed in the first SOTB region and constantly supplying a substrate bias voltage to the first SOTB region.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。 The effects obtained by representative of the inventions disclosed in the present application will be briefly described as follows.
低消費電力化を図ることが可能な半導体装置を提供することができる。例えば、第1SOTB領域に、SOTBトランジスタで構成され、低速で動作する回路を配置することにより、常時第1SOTB領域における消費電流の低減を図ることが可能となり、半導体装置の低消費電力化を図ることが可能である。 It is possible to provide a semiconductor device capable of reducing power consumption. For example, by arranging a circuit composed of SOTB transistors and operating at a low speed in the first SOTB region, it is possible to constantly reduce the current consumption in the first SOTB region, and to reduce the power consumption of the semiconductor device. Is possible.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in all the drawings for explaining the embodiment, in principle, the same reference numerals are given to the same parts, and the repeated description thereof will be omitted in principle.
(実施の形態1)
<半導体装置の全体配置>
図2は、実施の形態1に係る半導体装置の構成を示す平面図である。図2において、1Aは、半導体装置を示している。半導体装置1Aでは、複数の回路ブロックが、周知の半導体製造技術によって1つの半導体基板に形成されている。ここでは、半導体装置1Aとして、プロセッサ(以下、CPUとも称する)を備えた半導体装置を例にして説明するが、これに限定されるものではない。
(Embodiment 1)
<Overall layout of semiconductor devices>
FIG. 2 is a plan view showing the configuration of the semiconductor device according to the first embodiment. In FIG. 2, 1A shows a semiconductor device. In the
半導体装置1Aは、複数の回路ブロックを備えているが、図2には、説明に必要な回路ブロックのみが示されている。また、図2において、回路ブロックの配置は、実際の配置に合わせて模式的に描かれている。
Although the
図2において、I/Oは、入出力部を示している。入出力部I/Oは、特に制限されないが、半導体装置1Aの4辺に沿って配置されており、半導体装置1Aの内部と外部との間で信号の送受信を行うのに用いられる。実施の形態1に係る半導体装置1Aでは、半導体基板にバルクシリコン(Bulk Si)領域1と、SOTB領域2と、SOTB領域3とが配置されている。ここで、SOTBとは、Silicon on Thin Buried Oxideの略である。後で図3を用いて、一例を説明するが、半導体基板としてはシリコン基板(Silicon sub)が用いられる。シリコン基板の一部の領域が、バルクシリコン領域1として割り当てられ、シリコン基板の他の一部の領域に、SOTB領域2および3が配置されている。図2では、シリコン基板に2つのSOTB領域が配置されている例が、示されているが、これに限定されず、SOTB領域の数は3つ以上であってもよい。
In FIG. 2, the I / O indicates an input / output unit. The input / output unit I / O is not particularly limited, but is arranged along the four sides of the
SOTB領域2とSOTB領域3とは、互いに電気的に分離している。すなわち、図2に示すように、SOTB領域2とSOTB領域3との間は、分離され、半導体基板であるシリコン領域の一部またはバルクシリコン領域1によって、SOTB領域2とSOTB領域3とは離間させられている。
The SOTB
SOTB領域2には、低速で動作する回路ブロック(図2では、低速動作回路2A)が配置され、SOTB領域3には、低速動作回路2Aに比べて高速で動作する回路ブロック(図2では、高速動作回路3AおよびCPU301)が配置されている。SOTB領域2および3のそれぞれには、複数の電極が形成されており、それぞれの電極に供給される電圧によってSOTB領域の電圧が定められる。特に制限されないが、図2では、SOTB領域2の四隅のそれぞれに電極2Tが形成され、これらの電極2Tに供給される電圧によって、SOTB領域2の電圧が定められる。同様に、SOTB領域3の四隅のそれぞれに形成された電極3Tに供給される電圧によって、SOTB領域3の電圧が定められる。
A circuit block that operates at a low speed (low-
低速動作回路2A、高速動作回路3Aおよびプロセッサ301のそれぞれは、複数のSOTBトランジスタ等によって構成されている。すなわち、低速動作回路2Aは、SOTB領域2に形成された複数のSOTBトランジスタ等によって構成されている。また、高速動作回路3Aおよびプロセッサ301は、SOTB領域3に形成された複数のSOTBトランジスタ等によって構成されている。
Each of the low-
電極2Tに供給され、SOTB領域2の電圧を定める電圧は、このSOTB領域2に形成されたSOTBトランジスタの基板ゲート電極に印加される電圧、すなわちバックバイアス電圧として作用する。同様に、電極3Tに供給され、SOTB領域3の電圧を定める電圧は、このSOTB領域3に形成されたSOTBトランジスタの基板ゲート電極に印加される電圧、すなわちバックバイアス電圧として作用する。
The voltage supplied to the
電極2Tおよび3Tに供給する電圧は、バルクシリコン領域1に配置された回路ブロックによって形成される。図2では、バルクシリコン領域1に配置された回路ブロックとして、基板バイアス切り替えスイッチ(スイッチ回路)4、P型SOTB基板バイアス回路5、N型SOTB基板バイアス回路6、電源制御回路7、バイアス切り替え制御回路8および内部電源回路9が示されている。なお、入出力部I/Oもバルクシリコン領域1に形成されている。
The voltage supplied to the
基板バイアス切り替えスイッチ4、P型SOTB基板バイアス回路5、N型SOTB基板バイアス回路6、電源制御回路7、バイアス切り替え制御回路8および内部電源回路9については、次に図1を用いて説明するので、ここでは詳しい説明は省略するが、電圧の生成に関わる回路ブロックである。すなわち、バルクシリコン領域1には、主に電圧生成に関わる回路ブロックが配置され、SOTB領域2には、低速で動作する回路が配置され、SOTB領域3には、高速で動作する回路が配置されている。
The board
図2では、省略しているが、半導体装置1Aは、外部電源電圧Vccが給電される外部電源端子と、接地電圧Vssが給電される外部電源端子とを備えている。前記した基板バイアス切り替えスイッチ4、P型SOTB基板バイアス回路5、N型SOTB基板バイアス回路6、電源制御回路7、バイアス切り替え制御回路8および内部電源回路9は、外部電源端子を介して給電された外部電源電圧Vccを電源として動作する。内部電源回路9は、外部電圧Vccを降圧して、内部電源電圧Vddを形成する。SOTB領域2および3に配置された回路ブロックは、内部電源電圧Vddを電源として動作する。また、P型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6は、外部電圧Vccを基にして、基板バイアス電圧を生成する。
Although omitted in FIG. 2, the
実施の形態1においては、SOTB領域2の電極2Tに、P型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6によって形成された基板バイアス電圧が常時供給される。これに対して、SOTB領域3の電極3Tには、P型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6によって形成された基板バイアス電圧または内部電源電圧Vddおよび接地電圧Vssが選択的に供給される。すなわち、実施の形態1においては、SOTB領域2および3に配置されている低速動作回路2A、高速動作回路3Aおよびプロセッサ301は、内部電源電圧Vddを電源電圧として動作するが、高速動作回路3Aおよびプロセッサ301を構成するSOTBトランジスタの基板ゲート電極には、内部電源電圧Vddおよび接地電圧Vss、または基板バイアス電圧が選択的に供給されることになる。言い換えるならば、SOTB領域2には、常時基板バイアス電圧が供給され、SOTB領域3については、基板バイアス電圧を供給するか否かを選択することが可能となっている。
In the first embodiment, the substrate bias voltage formed by the P-type SOTB
なお、低速動作回路2A、高速動作回路3Aおよびプロセッサ301が、半導体装置1Aの外部との間で信号の送受信を行う場合、外部電圧Vccで動作する入出力部I/Oを介して行うことになる。
When the low-
<半導体装置の回路構成>
図1は、実施の形態1に係る半導体装置の構成を示すブロック図である。図1には、前記した基板バイアス切り替えスイッチ4、P型SOTB基板バイアス回路5、N型SOTB基板バイアス回路6、電源制御回路7、バイアス切り替え制御回路8および内部電源回路9が示されている。また、図1には、前記したSOTB領域2および3に配置された回路ブロックも示されている。
<Circuit configuration of semiconductor device>
FIG. 1 is a block diagram showing a configuration of a semiconductor device according to the first embodiment. FIG. 1 shows the above-mentioned board
図1において、PT_Vは、外部電源電圧Vccが給電される外部電源端子を示し、PT_Gは、接地電圧Vssが給電される外部電源端子を示している。また、PT_C1およびPT_C2は、平滑用コンデンサが接続される外部端子を示している。 In FIG. 1, PT_V indicates an external power supply terminal to which the external power supply voltage Vcc is supplied, and PT_G indicates an external power supply terminal to which the ground voltage Vss is supplied. Further, PT_C1 and PT_C2 indicate external terminals to which a smoothing capacitor is connected.
P型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6には、外部電源端子PT_Vを介して外部電源電圧Vccが供給されている。また、電源制御回路7および内部電源回路9にも、外部電源電圧Vccが供給されている。P型SOTB基板バイアス回路5は、外部電源電圧Vccに基づいて、P型SOTBトランジスタの基板ゲート電極に供給する基板バイアス電圧Vbpを生成する。これに対して、N型SOTB基板バイアス回路6は、外部電源電圧Vccに基づいて、N型SOTBトランジスタの基板ゲート電極に供給する基板バイアス電圧Vbnを生成する。
An external power supply voltage Vcc is supplied to the P-type SOTB
内部電源回路9は、外部電源電圧Vccを降圧して、内部電源電圧Vddを生成する。電源制御回路7は、P型SOTB基板バイアス回路5、N型SOTB基板バイアス回路6および内部電源回路9を制御する。実施の形態1においては、電源制御回路7は、外部電源電圧Vccの立ち上がりを検出し、P型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6を動作させ、その後で、内部電源回路9を動作させる。これにより、内部電源電圧Vddが動作電源としてSOTB領域2および3に給電される前に、基板バイアス電圧VbpおよびVbnがSOTB領域2および3に供給されるのを可能としている。すなわち、SOTB領域2および3における回路ブロックが、内部電源電圧Vddで動作する前に、SOTB領域2および3への基板バイアス電圧の供給が可能となっており、回路ブロックが望ましくない状態で動作するのを防ぐことが可能となっている。
The internal
基板バイアス切り替えスイッチ4は、複数のスイッチ組を備えている。実施の形態1では、特に制限されないが、図1に示した電極3Tの数に相当する4つのスイッチ組を、基板バイアス切り替えスイッチ4は備えている。図1では、4つのスイッチ組のうち、2つのスイッチ組S1、S2が例示されている。スイッチ組S1、S2のそれぞれは、基板バイアス電圧Vbpに対応するスイッチSW1と基板バイアス電圧Vbnに対応するスイッチSW2とを備えている。
The board
スイッチ組S1およびS2を構成するスイッチSW1は、P型SOTB基板バイアス回路5、内部電源回路9およびSOTB領域3に接続され、バイアス切り替え制御回路8の制御に従って、内部電源電圧Vddまたは基板バイアス電圧VbpをSOTB領域3に供給する。また、スイッチSW2は、N型SOTB基板バイアス回路6、外部電源端子PT_GおよびSOTB領域3に接続され、バイアス切り替え制御回路8の制御に従って、接地電圧Vssまたは基板バイアス電圧VbnをSOTB領域3に供給する。残りの2個のスイッチ組についても、スイッチ組S1、S2と同様である。
The switches SW1 constituting the switch sets S1 and S2 are connected to the P-type SOTB
バイアス切り替え制御回路8には、特に制限されないが、実施の形態1においては、プロセッサ301からの指示が供給される。プロセッサ301からの指示に従って、バイアス切り替え制御回路8は、4つのスイッチ組を、同じように制御する。
The bias switching
SOTB領域2には、図2に示したように、低速動作回路2Aが配置されている。図1には、低速動作回路2Aを構成するSOTBトランジスタのうち、2つのSOTBトランジスタが例として示されている。すなわち、P型(Pチャンネル型)SOTBトランジスタSP2とN型(Nチャンネル型)SOTBトランジスタSN2は、低速動作回路2Aに含まれているSOTBトランジスタである。また、SOTB領域3には、図2に示したように、高速動作回路3Aとプロセッサ301が配置されている。図1には、高速動作回路3Aを構成するSOTBトランジスタのうち、2つのSOTBトランジスタが例として示されている。すなわち、P型SOTBトランジスタSP3とN型SOTBトランジスタSN3は、高速動作回路3Aに含まれているSOTBトランジスタである。なお、図示しないが、プロセッサ301も、P型SOTBトランジスタSP3とN型SOTBトランジスタSN3と同様なSOTBトランジスタを備えている。
As shown in FIG. 2, a low-
P型SOTBトランジスタSP2、SP3およびN型SOTBトランジスタSN2、SN3のそれぞれは、後で図3を用いて詳しく説明するが、ゲート電極G、ソース電極S、ドレイン電極Dおよび基板(バック)ゲート電極BGを備えている。 Each of the P-type SOTB transistors SP2 and SP3 and the N-type SOTB transistors SN2 and SN3 will be described in detail later with reference to FIG. 3, but the gate electrode G, the source electrode S, the drain electrode D and the substrate (back) gate electrode BG will be described in detail later. It has.
P型SOTBトランジスタSP2とN型SOTBトランジスタSN2は、内部電源電圧Vddと接地電圧Vssとの間で直列的に接続され、内部電源電圧Vddを電源電圧として動作する。P型SOTBトランジスタSP2の基板ゲート電極BGには、基板バイアス電圧Vbpが常時供給され、N型SOTBトランジスタSN2の基板ゲート電極BGには、基板バイアス電圧Vbnが常時供給されている。 The P-type SOTB transistor SP2 and the N-type SOTB transistor SN2 are connected in series between the internal power supply voltage Vdd and the ground voltage Vss, and operate using the internal power supply voltage Vdd as the power supply voltage. The substrate bias voltage Vbp is constantly supplied to the substrate gate electrode BG of the P-type SOTB transistor SP2, and the substrate bias voltage Vbn is constantly supplied to the substrate gate electrode BG of the N-type SOTB transistor SN2.
また、P型SOTBトランジスタSP3とN型SOTBトランジスタSN3も、内部電源電圧Vddと接地電圧Vssとの間で直列的に接続され、内部電源電圧Vddを電源電圧として動作する。P型SOTBトランジスタSP3の基板ゲート電極BGには、基板バイアス切り替えスイッチ4を介して、基板バイアス電圧Vbpまたは内部電源電圧Vddが選択的に供給され、N型SOTBトランジスタSN3の基板ゲート電極BGには、基板バイアス切り替えスイッチ4を介して、基板バイアス電圧Vbnまたは接地電圧Vssが選択的に供給される。
Further, the P-type SOTB transistor SP3 and the N-type SOTB transistor SN3 are also connected in series between the internal power supply voltage Vdd and the ground voltage Vss, and operate using the internal power supply voltage Vdd as the power supply voltage. The substrate bias voltage Vbp or the internal power supply voltage Vdd is selectively supplied to the substrate gate electrode BG of the P-type SOTB transistor SP3 via the substrate
低速動作回路2Aとしては、例えばリアルタイムクロック回路(RTC)等がある。一方、高速動作回路として、プロセッサ等がある。
Examples of the low-
また、図1に示すように、P型SOTB基板バイアス回路5は、外部端子PT_C1を介して平滑用コンデンサ201に接続され、N型SOTB基板バイアス回路6は、外部端子PT_C2を介して平滑用コンデンサ202に接続されている。SOTB領域2およびSOTB領域3に基板バイアス電圧Vbp、Vbnを供給しているとき、平滑用コンデンサ201、202は、基板バイアス電圧が変動するのを抑制するように機能する。また、平滑用コンデンサ201、202は、SOTB領域3への基板バイアス電圧の供給時間を短縮するように機能する。
Further, as shown in FIG. 1, the P-type SOTB
<<半導体装置の動作モード>>
半導体装置1Aは、例えば高速モードと低速モードの2つの動作モードを備える。高速モードの場合、例えば半導体装置は数MHzから数十MHz以上で動作し、低速モードでは、数MHz以下で動作する。SOTB領域2に配置された低速動作回路2Aは、高速モードおよび低速モードのいずれの場合であっても、低い周波数(例えば数MHz以下)で動作する。
<< Operating mode of semiconductor device >>
The
これに対して、SOTB領域3に配置された高速動作回路3Aおよびプロセッサ301は、高速モードから低速モードへモードが変更されると、動作周波数が、変化(例えば数十MHz以上から数MHz以下へ変化)する。また、低速モードから高速モードへモードが変更されると、SOTB領域3に配置された高速動作回路3Aおよびプロセッサ301の動作周波数が、変化(例えば数MHz以下から数十MHz以上へ変化)する。
On the other hand, the operating frequency of the high-
実施の形態1においては、プロセッサ301が動作モードをバイアス切り替え制御回路8に指示する。この指示に従って、バイアス切り替え制御回路8が、基板バイアス切り替えスイッチ4を制御する。
In the first embodiment, the
<<<動作モードの切り替え>>>
高速モードから低速モードへの切り替えの指示に従って、バイアス切り替えスイッチ制御回路8は、スイッチSW1およびSW2が、内部電源電圧Vddおよび接地電圧Vssの代わりに基板バイアス電圧VbpおよびVbnを選択するように、当該スイッチを制御する。これにより、SOTB領域3に形成されているP型SOTBトランジスタ(SP3)の基板ゲート電極BGには、内部電源電圧Vddの代わりに基板バイアス電圧Vbpが供給され、N型SOTBトランジスタ(SN3)の基板ゲート電極BGには、接地電圧Vssの代わりに基板バイアス電圧Vbnが供給されることになる。
<<< Switching operation mode >>>
Following the instruction to switch from high speed mode to low speed mode, the bias changeover
P型SOTBトランジスタSP3およびN型SOTBトランジスタSN3は、内部電源電圧Vddおよび接地電圧Vssに代わりに、基板バイアス電圧VbpおよびVbnが、基板ゲート電極BGに供給されることにより、それぞれのしきい値電圧の絶対値が高くなる。これにより、低速モードにおいては、SOTB領域3に形成された複数のP型SOTBトランジスタおよびN型SOTBトランジスタにおけるリーク電流を低減することが可能となる。 The P-type SOTB transistor SP3 and the N-type SOTB transistor SN3 have their respective threshold voltages by supplying the substrate bias voltages Vbp and Vbn to the substrate gate electrode BG instead of the internal power supply voltage Vdd and the ground voltage Vss. The absolute value of is high. This makes it possible to reduce the leakage current in the plurality of P-type SOTB transistors and N-type SOTB transistors formed in the SOTB region 3 in the low-speed mode.
一方、実施の形態1では、SOTB領域2には、低速モードの場合も高速モードの場合も、基板バイアス電圧VbpおよびVbnが常時供給されている。すなわち、SOTB領域2に形成されたP型SOTBトランジスタ(SP2)の基板ゲート電極BGには、常時基板バイアス電圧Vbpが供給され、N型SOTBトランジスタ(SN2)の基板ゲート電極BGには、常時基板バイアス電圧Vbnが供給されている。そのため、SPTB領域2に形成された複数のP型SOTBトランジスタおよびN型SOTBトランジスタのしきい値電圧の絶対値は、常時高い値となっている。これにより、SOTB領域2に形成された複数のP型SOTBトランジスタおよびN型SOTBトランジスタにおけるリーク電流を低減することが可能である。SOTB領域2に配置されている回路ブロックは、低速動作の回路ブロックであるため、それを構成するP型SOTBトランジスタおよびN型SOTBトランジスタのしきい値電圧(絶対値)が高い状態であっても、十分に動作することが可能である。
On the other hand, in the first embodiment, the substrate bias voltages Vbp and Vbn are constantly supplied to the
これにより、低速モードが指定されることにより、半導体装置1Aの消費電流を低減し、結果として低消費電力化を図ることが可能である。
As a result, by designating the low-speed mode, the current consumption of the
半導体装置1Aの動作モードを、低速モードから高速モードに切り替えると、プロセッサ301は、バイアス切り替え制御回路8に対して、この動作モードの切り替えを指示する。この指示に応答して、バイアス切り替え制御回路8は、スイッチSW1およびSW2が、基板バイアス電圧VbpおよびVbnの代わりに、内部電源電圧Vddおよび接地電圧Vssを選択するように、スイッチSW1、SW2を制御する。その結果、SOTB領域3におけるP型SOTBトランジスタ(SP3)の基板ゲート電極BGには、内部電源電圧Vddが供給され、N型SOTBトランジスタ(SN3)の基板ゲート電極BGには、接地電圧Vssが供給されることになる。これにより、SOTB領域3に形成されている複数のP型SOTBトランジスタおよびN型SOTBトランジスタのしきい値電圧の絶対値は、小さくなる。高速モードに設定して、SOTB領域3に配置されている高速動作回路およびプロセッサ301の動作周波数を、例えば数十MHz以上に変更しても、P型SOTBトランジスタおよびN型SOTBトランジスタのしきい値電圧(絶対値)が小さくなっているため、高い周波数でも十分に動作させることが可能である。
When the operation mode of the
なお、SOTB領域3に配置されている複数の回路ブロックのなかに、高速動作が必要とされない回路ブロックが含まれている場合も考えられる。この場合であっても、SOTB領域3に配置されている高速動作回路を動作せるために、高速モードが指定された場合には、SOTB領域3に形成されているSOTBトランジスタの基板ゲート電極には、内部電源電圧Vddおよび接地電圧Vssが供給されるようにする。 It is also possible that the plurality of circuit blocks arranged in the SOTB region 3 include circuit blocks that do not require high-speed operation. Even in this case, in order to operate the high-speed operation circuit arranged in the SOTB region 3, when the high-speed mode is specified, the substrate gate electrode of the SOTB transistor formed in the SOTB region 3 is used. , The internal power supply voltage Vdd and the ground voltage Vss are supplied.
実施の形態1では、図1に示したように、SOTB領域3には、複数の電極3Tが、分散して設けられ、SOTB領域2においても、複数の電極2Tが分散して設けられている。これにより、分散配置された複数の電極2Tによって、SOTB領域2には、基板バイアス電圧Vbp、Vpnが供給されることになる。同様に、SOTB領域3には、分散配置された複数の電極3Tによって、内部電源電圧Vddおよび接地電圧Vssまたは基板バイアス電圧Vbp、Vpnが供給されることになる。その結果、SOTB領域2、3が比較的大きくても、SOTB領域におけるSOTBトランジスタの形成位置に応じて、基板ゲート電極に供給される電圧がばらつくのを抑制することが可能である。
In the first embodiment, as shown in FIG. 1, a plurality of
また、SOTB領域2については、高速モードの場合も低速モードの場合も、基板バイアス電圧Vbp、Vbnが常時供給されている。そのため、SOTB領域2に配置される回路ブロックの動作を考慮して、基板バイアス切り替えスイッチ4を制御するタイミング等を考慮する必要がなくなる。すなわち、基板バイアス切り替えスイッチ4を制御するタイミングは、SOTB領域3に配置されている回路ブロックの動作を考慮すればよく、基板バイアス電圧を切り替える際に必要な遷移時間を短くすることが可能となる。
Further, in the
なお、図1において、破線で示した符号2_1は、他の低速動作回路が配置されたSOTB領域を示している。この場合、SOTB領域2_1は、SOTB領域2と同様に、常時基板バイアス電圧Vbp、Vbnが供給される。
In FIG. 1, reference numeral 2_1 shown by a broken line indicates a SOTB region in which another low-speed operation circuit is arranged. In this case, the board bias voltages Vbp and Vbn are always supplied to the SOTB region 2_1 as in the
なお、本明細書では、SOTB領域2、2_1は、第1SOTB領域とも称し、SOTB領域3は、第2SOTB領域とも称し、バルクシリコン領域1は、単にバルク領域とも称する場合がある。
In the present specification, the
<半導体装置の構造>
図3は、実施の形態1に係る半導体装置の断面図である。図3には、図1に示した内部電源回路9、P型SOTB基板バイアス回路5、N型SOTB基板バイアス回路6および基板バイアス切り替えスイッチ4も示されている。これらの回路ブロックは、すでに説明しているので、ここでは省略する。
<Structure of semiconductor device>
FIG. 3 is a cross-sectional view of the semiconductor device according to the first embodiment. FIG. 3 also shows the internal
図3において、100は、半導体基板であるシリコン基板を示している。図3に示した例では、シリコン基板100に、バルクシリコン領域1、SOTB領域2およびSOTB領域3が形成されている。
In FIG. 3, 100 indicates a silicon substrate which is a semiconductor substrate. In the example shown in FIG. 3, a
P型SOTBトランジスタおよびN型SOTBトランジスタの構造は、SOTB領域2とSOTB領域3とで類似している。そのため、ここでは、SOTB領域2に形成されるSOTBトランジスタを例にして、その構造を説明する。
The structures of the P-type SOTB transistor and the N-type SOTB transistor are similar in the
SOTB領域2として、P型SOTBトランジスタが形成される半導体領域102と、N型SOTBトランジスタが形成される半導体領域103とが、シリコン基板100に形成されている。半導体領域102には、複数のP型SOTBトランジスタが形成されるが、図3には代表として、1つのP型SOTBトランジスタSP2が示されている。同様に、半導体領域103には、複数のN型SOTBトランジスタが形成されるが、図3には代表として、1つのN型SOTBトランジスタSN2が示されている。
As the
<<P型SOTBトランジスタの構造>>
半導体領域102は、P型SOTBトランジスタが形成される領域と、電極2T_Pが接続される領域とを備えている。特に制限されないが、この領域間の表面側には、素子分離領域101が形成され、この領域の表面間は分離されている。P型SOTBトランジスタSP2が形成される半導体領域102の領域上には、薄い絶縁膜108が形成され、薄い絶縁膜108上に、ソース用半導体領域(ソース領域)106と、ドレイン用半導体領域(ドレイン領域)107とが形成されている。ソース領域106は、ソース電極Sに接続され、ドレイン領域107はドレイン電極Dに接続されている。
<< Structure of P-type SOTB transistor >>
The
ソース領域106とドレイン領域107との間であって、薄い絶縁膜108上にN型半導体領域109が形成されている。このN型半導体領域109上にゲート酸化膜(図示しない)を介してゲート電極Gが形成されている。なお、ゲート電極Gとソース電極Sおよびドレイン電極Dとの間には、ゲート絶縁膜GSOが介在している。ソース電極Sに対して負の電圧をゲート電極Gに供給することにより、N型半導体領域109にチャンネルが形成され、P型SOTBトランジスタSP2は導通状態となる。図3においては、P型SOTBトランジスタSP2が形成される半導体領域102の部分が、P型SOTBトランジスタSP2の基板ゲート電極BGとして機能する。電極2T_Pに基板バイアス電圧Vbpが供給されることにより、薄い絶縁膜108を介して電界がN型半導体領域109に作用し、P型SOTBトランジスタSP2のしきい値電圧(絶対値)が高くなる。
The N-
なお、半導体領域102には、複数のP型SOTBトランジスタが形成されているため、半導体領域102は、複数のP型SOTBトランジスタに対して共通の基板ゲート電極BGとみなすことができる。
Since a plurality of P-type SOTB transistors are formed in the
<<N型SOTBトランジスタの構造>>
半導体領域103は、N型SOTBトランジスタが形成される領域と、電極2T_Nが接続される領域とを備えている。特に制限されないが、この領域の表間は、素子分離領域101によって分離されている。N型SOTBトランジスタSN2が形成される半導体領域103の領域上には、薄い絶縁膜113が形成され、薄い絶縁膜113上に、ソース領域112と、ドレイン領域110とが形成されている。ソース領域112は、ソース電極Sに接続され、ドレイン領域110はドレイン電極Dに接続されている。
<< Structure of N-type SOTB transistor >>
The
ソース領域112とドレイン領域113との間であって、薄い絶縁膜113上にP型半導体領域111が形成されている。このP型半導体領域111上にゲート酸化膜(図示しない)を介してゲート電極Gが形成されている。なお、ゲート電極Gとソース電極Sおよびドレイン電極Dとの間には、ゲート絶縁膜GSOが介在している。ソース電極Sに対して正の電圧をゲート電極Gに供給することにより、P型半導体領域111にチャンネルが形成され、N型SOTBトランジスタSN2は導通状態となる。図3においては、N型SOTBトランジスタSN2が形成される半導体領域103の部分が、N型SOTBトランジスタSN2の基板ゲート電極BGとして機能する。電極2T_Nに基板バイアス電圧Vbnが供給されることにより、薄い絶縁膜113を介して電界がP型半導体領域111に作用し、N型SOTBトランジスタSN2のしきい値電圧(絶対値)が高くなる。
A P-
なお、半導体領域103には、複数のN型SOTBトランジスタが形成されているため、半導体領域103は、複数のN型SOTBトランジスタに対して共通の基板ゲート電極BGとみなすことができる。
Since a plurality of N-type SOTB transistors are formed in the
半導体領域102と半導体領域103との間は、素子分離領域101によって、分離されている。図1では、SOTB領域2とP型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6とを接続する電極として、電極2Tが描かれているが、電極2Tは、図3に示すように、半導体領域102に接続された電極2T_Pと半導体領域103に接続された電極2T_Nとによって構成されている。
The
SOTB領域3におけるP型SOTBトランジスタ(SP3)およびN型SOTBトランジスタ(SN3)は、前記したように、SOTB領域2におけるP型SOTBトランジスタ(SP2)およびN型SOTBトランジスタ(SN2)と同じである。異なる点は、電極2T_Pの代わりに電極3T_Pが半導体領域102に接続され、電極2T_Nの代わりに電極3T_Nが半導体領域103に接続されていることである。また、電極3T_Pと3T_Nとによって、図1に示した電極3Tが構成されている。
As described above, the P-type SOTB transistor (SP3) and the N-type SOTB transistor (SN3) in the SOTB region 3 are the same as the P-type SOTB transistor (SP2) and the N-type SOTB transistor (SN2) in the
図3に示すように、SOTB領域2を構成する半導体領域103とSOTB領域3を構成する半導体領域102とは、シリコン基板100において離間しており、さらにこれらの半導体領域間には、素子分離領域101が形成されている。これにより、SOTB領域2とSOTB領域3とは電気的に分離されている。
As shown in FIG. 3, the
なお、特に制限されないが、半導体領域102は、シリコン基板100に形成されたN型ウェル領域によって構成され、半導体領域103は、シリコン基板100に形成されたP型ウェル領域によって構成されている。また、図3に示すように、P型SOTB基板バイアス回路5が形成する基板バイアス電圧Vbpは、内部電源電圧Vddよりも高く、N型SOTB基板バイアス回路6が形成する基板バイアス電圧Vbnは、接地電圧Vssよりも低い。
Although not particularly limited, the
<<バルクトランジスタ>>
バルクシリコン領域1には、半導体領域104と105とが形成されている。半導体領域104には、Pチャンネル型MOSFET(P型MOSトランジスタ)が形成され、半導体領域105には、Nチャンネル型MOSFET(N型MOSトランジスタ)が形成されている。図3では、P型MOSトランジスタPMとN型MOSトランジスタNMが例として示されている。本明細書では、P型MOSトランジスタとN型MOSトランジスタを合わせて、単にトランジスタとも称する。
<< Bulk Transistor >>
半導体領域104には、P型半導体領域(ソース領域)114とP型半導体領域(ドレイン領域)115とが離間して形成されている。また。ソース領域114とドレイン領域115との間の領域上には、ゲート酸化膜(図示しない)を介して、ゲート電極Gが形成され、ソース領域114にはソース電極Sに接続され、ドレイン領域115はドレイン電極Dに接続されている。これにより、ソース領域114、ドレイン領域115およびゲート電極Gを備えたP型MOSトランジスタPMが構成されている。
In the
半導体領域105には、N型半導体領域(ソース領域)117とN型半導体領域(ドレイン領域)116とが離間して形成されている。また。ソース領域117とドレイン領域116との間の領域上には、ゲート酸化膜(図示しない)を介して、ゲート電極Gが形成され、ソース領域117にはソース電極Sに接続され、ドレイン領域116はドレイン電極Dに接続されている。これにより、ソース領域117、ドレイン領域116およびゲート電極Gを備えたN型MOSトランジスタNMが構成されている。
In the
バルクシリコン領域1に形成されたP型MOSトランジスタおよびN型MOSトランジスタによって、バルクシリコン領域1に配置される回路ブロックが構成されている。
The P-type MOS transistor and the N-type MOS transistor formed in the
半導体領域104は、例えばシリコン基板100に形成されたN型ウェル領域によって構成され、半導体領域105は、シリコン基板100に形成されたP型ウェル領域によって構成されている。P型MOSトランジスタPMのソース電極Sが、半導体領域104に接続されていない場合、半導体領域104は外部電源電圧Vccに接続されている。また、N型MOSトランジスタNMのソース電極Sが、半導体領域105に接続されていない場合、半導体領域105は接地電圧Vssに接続される。すなわち、トランジスタの基板ゲート電極が、対応するトランジスタのソース電極Sと分離される場合、N型MOSトランジスタの基板ゲート電極には接地電圧Vssが供給され、P型MOSトランジスタの基板ゲート電極には外部電源電圧Vccが供給されている。
The
図3に示すように、バルクシリコン領域1を構成する半導体領域104とSOTB領域3を構成する半導体領域103との間も離間しており、さらに素子分離領域101が間に形成されている。これにより、互いに異なる基板バイアス電圧が供給されるSOTB領域2、SOTB領域3およびバルクシリコン領域1を、同じシリコン基板100上で隣接して配置することが可能である。
As shown in FIG. 3, the
<半導体装置の動作>
図4は、実施の形態1に係る半導体装置の動作を示す波形図である。
<Operation of semiconductor devices>
FIG. 4 is a waveform diagram showing the operation of the semiconductor device according to the first embodiment.
半導体装置1Aは、スタンバイモードとアクティブモードとを備えている。アクティブモードが、前記したような高速モードと低速モードとを備えている。高速モードは、SOTB領域3に配置されている回路ブロック、例えばプロセッサ301等の1つ以上の回路ブロックが、例えば高速で動作するモードである。これに対して、低速モードは、SOTB領域3に配置されている回路ブロックのすべてが、低速で動作または停止するモードである。
The
ここでは、高速モードで半導体装置1Aを起動し、その後低速モードに移行し、再び高速モードに移行する場合を説明する。
Here, a case will be described in which the
図1に示した外部電源端子PT_Vに対して、外部から外部電源電圧Vccが供給されると、電源制御回路7は、外部電源電圧Vccの立ち上がりを検出して、時刻t1でP型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6を、停止状態から動作状態へ変更する。これにより、P型SOTB基板バイアス回路5は、内部電源電圧Vddよりも高い基板バイアス電圧Vbpを生成し、N型SOTB基板バイアス回路6は、接地電圧Vssよりも低い基板バイアス電圧Vbnを生成する。
When the external power supply voltage Vcc is supplied from the outside to the external power supply terminal PT_V shown in FIG. 1, the power
基板バイアス電圧VbpおよびVbnは、SOTB領域2に供給される。その後の時刻t2において、電源制御回路7は、内部電源回路9を動作させる。内部電源回路9が動作を開始することにより、内部電源電圧Vddが内部電源回路9によって生成される。外部電源電圧Vccの投入後は、高速モード(1)で動作するため、バイアス切り替え制御回路8は、内部電源電圧Vddおよび接地電圧VssがSOTB領域3に供給されるように、基板バイアス切り替えスイッチ4を制御する。言い換えるならば、SOTB領域3に対して基板バイアス電圧Vbp、Vbnが供給されないように、バイアス切り替え制御回路8は、基板バイアス切り替えスイッチ4を制御する。
The substrate bias voltages Vbp and Vbn are supplied to the
時刻t1において、SOTB領域2への基板バイアス電圧Vbp、Vbnの供給が開始している。しかしながら、内部電源電圧Vddは、時刻t2において生成される。そのため、SOTB領域2、3に配置されている回路ブロックは、時刻t2以降、例えば時刻t3で動作を開始する。このとき、SOTB領域2に形成されているSOTBトランジスタのしきい値電圧(絶対値)は、基板ゲート電極BGに基板バイアス電圧Vbp、Vbnが供給されているため、高くなる。これに対して、SOTB領域3に形成されているSOTBトランジスタのしきい値電圧(絶対値)は、基板ゲート電極BGに内部電源電圧Vdd、接地電圧Vssが供給されているため、小さくなる。その結果、SOTB領域2では、消費電力の低減が図れ、SOTB領域3では、そこに配置された回路ブロックが高速で動作することが可能となる。
At time t1, the supply of the substrate bias voltages Vbp and Vbn to the
プロセッサ301からの指示により、低速モードがバイアス切り替え制御回路8に指定されると、時刻t4で低速モード(2)に移行する。
When the low-speed mode is specified in the bias switching
低速モードが指定されると、バイアス切り替え制御回路8は、基板バイアス切り替えスイッチ4を制御して、基板バイアス切り替えスイッチ4からSOTB領域3に対して、基板バイアス電圧Vbp、Vbnが供給されるようにする。言い換えると、内部電源電圧Vdd、接地電圧Vssが、基板バイアス電圧として、SOTB領域3に供給されないように、バイアス切り替え制御回路8は、基板バイアス切り替えスイッチ4を制御する。
When the low-speed mode is specified, the bias switching
基板バイアス切り替えスイッチ4での切り替えが行われた時刻t5において、SOTB領域3には、基板バイアス電圧Vbp、Vbnが供給される。その結果、SOTB領域3に形成されているSOTBトランジスタのしきい値電圧(絶対値)が高くなり、SOTB領域3においても低消費電力化が図られることになる。
At the time t5 when the switching by the board
その後、時刻t6において、プロセッサ301によって、再び、高速モードがバイアス切り替え制御回路8に指定される。これにより、バイアス切り替え制御回路8は、基板バイアス切り替えスイッチ4が、基板バイアス電圧Vbp、VbnをSOTB領域3に供給せずに、内部電源電圧Vdd、接地電圧VssをSOTB領域3に供給するように制御する。その結果、時刻t6から、SOTB領域3に形成されたP型SOTBトランジスタの基板ゲート電極BGに内部電源電圧Vddが供給され、N型SOTBトランジスタの基板ゲート電極BGに接地電圧Vssが供給されることになる。これにより、低速モード(2)から再び、高速モード(1)に移行する。
Then, at time t6, the
図4では、外部電源電圧Vcc投入後、高速モードで起動し、その後、低速モード、さらに高速モードと移行する例を説明したが、これに限定されるものではない。例えば、外部電源電圧Vcc投入後、低速モードで起動し、その後、高速モード、さらに低速モードと移行するようにしてもよい。 FIG. 4 has described an example in which, after the external power supply voltage Vcc is applied, the engine is started in the high-speed mode, and then the mode is changed to the low-speed mode and then the high-speed mode, but the present invention is not limited to this. For example, after the external power supply voltage Vcc is turned on, the engine may be started in the low speed mode, and then the mode may be changed to the high speed mode and then the low speed mode.
また、ここでは、プロセッサ301が、バイアス切り替え制御回路8に対して、動作モードを指示する例を述べたが、これに限定されるものではない。例えば、バイアス切り替え制御回路8にレジスタを設け、このレジスタに動作モードを設定するようにしてもよい。この場合、バイアス切り替え制御回路8は、レジスタに設定された動作モードに従って、基板バイアス切り替えスイッチ4を制御することになる。
Further, although the example in which the
実施の形態1によれば、SOTB領域3に配置されている高速で動作する回路ブロックが動作を開始する前に、SOTB領域2には、基板バイアス電圧Vbp、Vbnが供給されている。そのため、高速で動作する回路ブロックが動作を開始するまでの期間において、消費電流を低減し、消費電力を低減することが可能である。
According to the first embodiment, the substrate bias voltages Vbp and Vbn are supplied to the
また、SOTB領域2には、動作モードにかかわらず、常時基板バイアス電圧Vbp、Vbnが供給されている。そのため、動作モードにかかわらず、SOTB領域2に配置されている回路ブロックでの消費電力を削減することが可能である。
Further, the substrate bias voltages Vbp and Vbn are constantly supplied to the
SOTBトランジスタが形成されるSOTB領域を、速度に従って、基板バイアス電圧の供給の有無を選択することができるSOTB領域3と、速度に依存せずに基板バイアス電圧が供給されるSOTB領域2と分割したことにより、SOTB領域3に配置される回路ブロックの数を低減することが可能となる。これにより、SOTB領域3のサイズの小型化を図ることが可能となり、基板バイアス切り替えスイッチ4の負荷を低減することが可能となる。その結果として、基板バイアス電圧を切り替える際に必要とされる時間の短縮化を図ることが可能である。
The SOTB region in which the SOTB transistor is formed is divided into a SOTB region 3 in which the presence or absence of the substrate bias voltage can be selected according to the speed and a
ここでは、P型SOTB基板バイアス回路5とN型SOTB基板バイアス回路6とが、それぞれ異なる回路を例として説明したが、これに限定されるものではない。例えば、P型SOTB基板バイアス回路5とN型SOTB基板バイアス回路6とは、一つの基板バイアス回路として配置されてよい。一つの基板バイアス回路から、複数の基板バイアス電圧VbpおよびVbnを供給するようにしてもよい。
Here, the P-type SOTB
(実施の形態2)
図5は、実施の形態2に係る半導体装置の構成を示すブロック図である。図5において、1Bは、半導体装置を示している。半導体装置1Bは、図1に示した半導体装置1Aと類似しているので、ここでは主に相違点を説明する。
(Embodiment 2)
FIG. 5 is a block diagram showing a configuration of the semiconductor device according to the second embodiment. In FIG. 5, 1B shows a semiconductor device. Since the
主な相違点は、半導体装置1Bでは、SOTB領域ごとに、SOTB基板バイアス回路を備えていることである。すなわち、半導体装置1Bは、SOTB領域2に対応したP型SOTB基板バイアス回路52およびN型SOTB基板バイアス回路62を備え、さらにSOTB領域3に対応したP型SOTB基板バイアス回路51およびN型SOTB基板バイアス回路61を備えている。また、図1に示した電源制御回路7が、これらのSOTB基板バイアス回路を制御するように変更され、電源制御回路7Bとなっている。さらに、それそれの基板バイアス回路に対応した平滑用コンデンサ201〜204が、外部端子PT_C1〜PT_C4を介して、対応する基板バイアス回路に接続されている。
The main difference is that the
なお、図5では、図1に示したSOTB領域2_1は省略され、基板バイアス切り替えスイッチ4のスイッチ組S2は、1つの回路ブロックとして描かれている。
In FIG. 5, the SOTB region 2_1 shown in FIG. 1 is omitted, and the switch set S2 of the board
P型SOTB基板バイアス回路51、52、N型SOTB基板バイアス回路61、62および電源制御回路7Bは、実施の形態1のP型SOTB基板バイアス回路5、N型SOTB基板バイアス回路6および電源制御回路7と同様に、バルクシリコン領域1に配置されている。
The P-type SOTB
電源制御回路7Bは、外部電源電圧Vccの立ち上がりを検出して、P型SOTB基板バイアス回路51、52、N型SOTB基板バイアス回路61、62および内部電源回路9を動作させるように、P型SOTB基板バイアス回路51、52、N型SOTB基板バイアス回路61、62および内部電源回路9を制御する。
The power
P型SOTB基板バイアス回路51および52は、動作を開始することにより、基板バイアス電圧Vbp1およびVbp2を生成する。同様に、N型SOTB基板バイアス回路61および62は、動作を開始することにより、基板バイアス電圧Vbn1およびVbn2を生成する。生成される基板バイアス電圧Vbp1、Vbp2の値は、内部電源電圧Vddよりも高い値であり、基板バイアス電圧Vbn1、Vbn2の値は、接地電圧Vssよりも低い値である。また、実施の形態2では、特に制限されないが、基板バイアス電圧Vbp1とVbp2とは、異なる値であり、基板バイアス電圧Vbn1とVbn2とは異なる値である。勿論、基板バイアス電圧Vbp1とVbp2とが同じ値で、基板バイアス電圧Vbn1とVbn2とが同じ値であってもよい。
The P-type SOTB
基板バイアス電圧Vbp2、Vbn2は、SOTB領域2に常時供給されている。すなわち、基板バイアス電圧Vbp2は、SOTB領域2に形成されているP型SOTBトランジスタSP2の基板ゲート電極BGに常時供給され、基板バイアス電圧Vbn2は、SOTB領域2に形成されているN型SOTBトランジスタSN2の基板ゲート電極BGに常時供給されている。
The substrate bias voltages Vbp2 and Vbn2 are constantly supplied to the
基板バイアス電圧Vbp1、Vbn1は、図1に示した基板バイアス電圧Vbp、Vbnと同様に、基板バイアス切り替えスイッチ4に供給されている。バイアス切り替え制御回路8は、実施の形態1と同様に、動作モードに従って、基板バイアス切り替えスイッチ4が、基板バイアス電圧Vbp1、Vbn1または内部電源電圧Vdd、接地電圧Vssを選択して、SOTB領域3に供給する。これにより、動作モードとして低速モードが指定された場合、SOTB領域3に形成されているP型SOTBトランジスタSP3の基板ゲート電極BGには、基板バイアス電圧Vbp1が供給され、N型SOTBトランジスタSN3の基板ゲート電極BGには、基板バイアス電圧Vbn1が供給されることになる。
The substrate bias voltages Vbp1 and Vbn1 are supplied to the substrate
なお、実施の形態2に係る半導体装置1Bのレイアウトは、図2と類似する。すなわち、図2において、P型SOTB基板バイアス回路5およびN型SOTB基板バイアス回路6の代わりに、P型SOTB基板バイアス回路51、52、N型SOTB基板バイアス回路61、62がバルクシリコン領域1に配置されることになる。また、図2において、電源制御回路7の代わりに、電源制御回路7Bがバルクシリコン領域1に配置されることになる。
The layout of the
実施の形態2においては、SOTB基板バイアス回路として、SOTB領域2に対応したSOTB基板バイアス回路と、SOTB領域3に対応したSOTB基板バイアス回路とを備えていることになる。そのため、SOTB基板バイアス回路は、SOTB領域ごとに適した値の基板バイアス電圧を生成することが可能であり、より適切に低消費電力化を図ることが可能である。
In the second embodiment, the SOTB board bias circuit includes a SOTB board bias circuit corresponding to the
図6は、実施の形態2に係る半導体装置の動作を示す波形図である。図6は図4と類似しているので、主に相違点を説明する。 FIG. 6 is a waveform diagram showing the operation of the semiconductor device according to the second embodiment. Since FIG. 6 is similar to FIG. 4, the differences will be mainly described.
実施の形態2に係る電源制御回路7Bは、外部電源電圧Vccの立ち上がりを検出すると、P型SOTB基板バイアス回路52およびN型SOTB基板バイアス回路62を動作させる。その後、電源制御回路7Bは、内部電源回路9を動作させる。さらに、内部電源回路9を動作させた後で、電源制御回路7Bは、P型SOTB基板バイアス回路51およびN型SOTB基板バイアス回路61を動作させる。
When the power
これにより、時刻t1において、P型SOTB基板バイアス回路52およびN型SOTB基板バイアス回路62が動作を開始し、基板バイアス電圧Vbp2、Vbn2が生成される。生成された基板バイアス電圧Vbp2、Vbn2は、SOTB領域2内に形成されたP型SOTBトランジスタSP2およびN型SOTBトランジスタSN2の基板ゲート電極BGに供給される(時刻t1)。
As a result, at time t1, the P-type SOTB
その後、時刻t2において、内部電源回路9が内部電源電圧Vddを生成する。時刻t2と時刻t3との間で、P型SOTB基板バイアス回路51およびN型SOTB基板バイアス回路61が動作を開始し、基板バイアス電圧Vbp1、Vbn1が生成される。外部電源電圧Vccの投入時は、高速モードが指定されているため、基板バイアス切り替えスイッチ4は、時刻t2において、内部電源電圧Vddと接地電圧Vssを選択する。高速モードが指定されている期間においては、基板バイアス切り替えスイッチ4は、内部電源電圧Vddと接地電圧Vssの選択を継続する。そのため、基板バイアス電圧Vbp1、Vbn1が生成されても、高速モードが指定されている期間では、SOTB領域3に形成されたP型SOTBトランジスタSP3およびN型SOTBトランジスタSN3の基板ゲート電極BGには、内部電源電圧Vddおよび接地電圧Vssが継続して供給される。
Then, at time t2, the internal
時刻t4において、動作モードが低速モードに変更され、基板バイアス切り替えスイッチ4の状態が変化する。すなわち、基板バイアス切り替えスイッチ4は、基板バイアス電圧Vbp1、Vbn1を選択する状態に変化する。これにより、低速モードが指定されると、SOTB領域3に形成されたP型SOTBトランジスタSP3およびN型SOTBトランジスタSN3の基板ゲート電極BGには、基板バイアス電圧Vbp1、Vbn1が供給されることになる。言い換えるならば、内部電源電圧Vddおよび接地電圧Vssが、P型SOTBトランジスタSP3およびN型SOTBトランジスタSN3の基板ゲート電極BGに供給されなくなる。
At time t4, the operation mode is changed to the low speed mode, and the state of the board
時刻t6で、再び高速モードが指定されると、基板バイアス切り替えスイッチ4によって、内部電源電圧Vdd、接地電圧Vssが選択される。これにより、SOTB領域3に形成されたSOTBトランジスタSP3、SN3の基板ゲート電極BGには、基板バイアス電圧Vbp1、Vbn1ではなく、内部電源電圧Vdd、接地電圧Vssが供給されることになる。
When the high-speed mode is specified again at time t6, the board
一方、SOTB領域2に形成されたP型SOTBトランジスタおよびN型SOTBトランジスタの基板ゲート電極には、基板バイアス電圧Vbp2およびVbn2が、動作モードに依存せずに、継続的に供給される。
On the other hand, the substrate bias voltages Vbp2 and Vbn2 are continuously supplied to the substrate gate electrodes of the P-type SOTB transistor and the N-type SOTB transistor formed in the
実施の形態2においても、実施の形態1と同様に、半導体装置1Bは、外部電源電圧Vccの投入時に、低速モードから起動するようにしてもよい。また、実施の形態1と同様に、バイアス切り替え制御回路8に動作モードを設定するレジスタを設けるようにしてもよい。
In the second embodiment as well, the
また、図6では、内部電源電圧Vddを生成した後、P型SOTB基板バイアス回路51およびN型SOTB基板バイアス回路61を動作させる例を示したが、これに限定されるものではない。例えば、内部電源電圧Vddを生成する前に、P型SOTB基板バイアス回路51およびN型SOTB基板バイアス回路61を動作させるようにしてもよい。さらに、低速モードから高速モードに遷移した際に、P型SOTB基板バイアス回路51およびN型SOTB基板バイアス回路61を停止させて、消費電力の低減を図るようにしてもよい。
Further, FIG. 6 shows an example in which the P-type SOTB
SOTB領域2には、基板バイアス電圧を切り替える必要のない低速動作回路が配置される。このようなSOTB領域2には、起動後速やかに、基板バイアス電圧を供給して、消費電力の低減を図ることが望ましい。そのため、P型SOTB基板バイアス回路52およびN型SOTB基板バイアス回路62は、P型SOTB基板バイアス回路51およびN型SOTB基板バイアス回路61に比べて、早く動作することが可能な構成にすることが望ましい。
In the
実施の形態2によれば、SOTB領域2および3のように、互いに分離した複数のSOTB領域に対して、異なる値の基板バイアス電圧を供給することが可能である。これにより、それぞれのSOTB領域に形成されたSOTBトランジスタに適した基板バイアス電圧を供給することが可能となり、さらなる消費電力の低減を図ることが可能となる。
According to the second embodiment, it is possible to supply different values of substrate bias voltages to a plurality of SOTB regions separated from each other, such as
また、複数のSOTB基板バイアス回路によって、同じ値の基板バイアス電圧を生成するようにした場合、それぞれのSOTB基板バイアス回路は、対応するSOTB領域に基板バイアス電圧を供給するだけであるため、SOTB基板バイアス回路の負荷を低減することが可能である。さらに、SOTB基板バイアス回路を、対応するSOTB領域に近接して配置することも可能となる。 Further, when the substrate bias voltage of the same value is generated by a plurality of SOTB substrate bias circuits, each SOTB substrate bias circuit only supplies the substrate bias voltage to the corresponding SOTB region, and thus the SOTB substrate. It is possible to reduce the load on the bias circuit. Further, the SOTB substrate bias circuit can be arranged close to the corresponding SOTB region.
実施の形態2においても、図5に示すように、それぞれの基板バイアス回路は、外部端子PT_C1〜PT_C4を介して平滑用コンデンサ201〜204に接続されている。これらの平滑用コンデンサは、実施の形態1と同様に、基板バイアス電圧をSOTB領域2および3に供給しているときに、基板バイアス電圧が変動するのを抑制するように機能する。また、平滑用コンデンサは、SOTB領域3への基板バイアス電圧の供給時間を短縮するように機能する。なお、図5では、全ての基板バイアス回路に、対応する平滑用コンデンサが接続されているが、スイッチによる基板バイアス電圧の変動がないため、平滑用コンデンサ203および204は、設けられていなくてもよい。
Also in the second embodiment, as shown in FIG. 5, each substrate bias circuit is connected to the smoothing
(実施の形態3)
図7は、実施の形態3に係る半導体装置の構成を示すブロック図である。図7において、1Cは、半導体装置を示している。半導体装置1Cは、図5に示した半導体装置1Bに類似しているので、主に相違点を説明する。主な相違点は、基板バイアス選択回路302、303および基板バイアス選択制御回路11が追加されていることである。
(Embodiment 3)
FIG. 7 is a block diagram showing a configuration of the semiconductor device according to the third embodiment. In FIG. 7, 1C shows a semiconductor device. Since the
図9は、実施の形態3に係る半導体装置の構成を示す平面図である。図9に示すように、基板バイアス選択回路302、303および基板バイアス選択制御回路11は、バルクシリコン領域1に配置されており、外部電源電圧Vccを電源電圧として動作する。
FIG. 9 is a plan view showing the configuration of the semiconductor device according to the third embodiment. As shown in FIG. 9, the board bias selection circuits 302 and 303 and the board bias
実施の形態3においては、P型SOTB基板バイアス回路51とP型SOTB基板バイアス回路52は、内部電源電圧Vddよりも高く、互いに異なる値の基板バイアス電圧Vbp1とVbp2を生成する。また、N型SOTB基板バイアス回路61とN型SOTB基板バイアス回路62は、接地電圧Vssよりも低く、互いに異なる値の基板バイアス電圧Vbn1とVbn2を生成する。
In the third embodiment, the P-type SOTB
図7に示すように、基板バイアス電圧Vbp1、Vbp2、Vbn1およびVbn2は、基板バイアス選択回路302および303に供給される。基板バイアス選択回路302は、基板バイアス選択制御回路11によって制御されるスイッチSL2_1およびSL2_2を備えている。また、基板バイアス選択回路303は、基板バイアス選択制御回路11によって制御されるスイッチSL3_1およびSL3_2を備えている。
As shown in FIG. 7, the substrate bias voltages Vbp1, Vbp2, Vbn1 and Vbn2 are supplied to the substrate bias selection circuits 302 and 303. The board bias selection circuit 302 includes switches SL2_1 and SL2_2 controlled by the board bias
基板バイアス選択回路(第1選択回路)302では、基板バイアス選択制御回路11による制御によって、基板バイアス電圧Vbp1およびVbp2のうちのいずれかが、スイッチSL2_1によって選択され、さらに基板バイアス電圧Vbn1およびVbn2のうちのいずれかが、スイッチSL2_2によって選択される。基板バイアス電圧Vbp1およびVbp2から選択された電圧が、基板バイアス電圧Vbp31として、基板バイアス選択回路302から、SOTB領域2へ、常時出力される。また、基板バイアス電圧Vbn1およびVbn2から選択された電圧が、基板バイアス電圧Vbn31として、基板バイアス選択回路302から、SOTB領域2へ、常時出力される。
In the board bias selection circuit (first selection circuit) 302, one of the board bias voltages Vbp1 and Vbp2 is selected by the switch SL2_1 under the control of the board bias
基板バイアス選択回路(第2選択回路)303では、基板バイアス選択制御回路11による制御によって、基板バイアス電圧Vbp1およびVbp2のうちのいずれかが、スイッチSL3_1によって選択され、さらに基板バイアス電圧Vbn1およびVbn2のうちのいずれかが、スイッチSL3_2によって選択される。基板バイアス電圧Vbp1およびVbp2から選択された電圧が、基板バイアス電圧Vbp32として、基板バイアス選択回路303から、基板バイアス切り替えスイッチ4へ出力される。また、基板バイアス電圧Vbn1およびVbn2から選択された電圧が、基板バイアス電圧Vbn32として、基板バイアス選択回路302から、基板バイアス切り替えスイッチ4へ出力される。
In the board bias selection circuit (second selection circuit) 303, one of the board bias voltages Vbp1 and Vbp2 is selected by the switch SL3_1 under the control of the board bias
基板バイアス切り替えスイッチ4では、高速モードの期間においては、内部電源電圧Vddと接地電圧Vssを選択して、SOTB領域3に供給し、低速モードの期間においては、基板バイアス電圧Vbp32、Vbn32をSOTB領域3に供給する。
In the board
基板バイアス電圧Vbp1およびVbp2は、SOTB領域2および3に形成されたP型SOTBトランジスタに適した電圧とされ、基板バイアス電圧Vbn1およびVbn2は、SOTB領域2および3に形成されたN型SOTBトランジスタに適した電圧とされている。
The substrate bias voltages Vbp1 and Vbp2 are voltages suitable for the P-type SOTB transistors formed in the
基板バイアス選択制御回路11は、プロセッサ301からの指示によって、基板バイアス選択回路302および303内のスイッチSL2_1、SL2_2、SL3_1、SL3_2を制御する。
The board bias
図8は、実施の形態3に係る半導体装置の動作を示す波形図である。図8は、図6等と類似しているので、主に相違点を説明する。 FIG. 8 is a waveform diagram showing the operation of the semiconductor device according to the third embodiment. Since FIG. 8 is similar to FIG. 6 and the like, the differences will be mainly described.
外部電源電圧Vccが立ち上がると、電源制御回路7Bが、P型SOTB基板バイアス回路51、52、N型SOTB基板バイアス回路61、62および内部電源回路9を制御する。すなわち、外部電源電圧Vccの立ち上がりを検出して、電源制御回路7Bは、時刻t1で、P型SOTB基板バイアス回路51、52およびN型SOTB基板バイアス回路61、62を動作させる。その後、時刻t2で、電源制御回路7Bは、内部電源回路9を動作させる。これにより、基板バイアス電圧Vbp1、Vbp2、Vbn1、Vbn2および内部電源電圧vddが生成される。
When the external power supply voltage Vcc rises, the power
時刻t2_3において、基板バイアス選択制御回路11は、プロセッサ301からの指示に従って基板バイアス選択回路302、303を制御する。この制御により、基板バイアス選択回路302によって、基板バイアス電圧Vbp1、Vbp2から選択された電圧が、基板バイアス電圧Vbp31として、SOTB領域2に供給される。また、基板バイアス選択回路302によって、基板バイアス電圧Vbn1、Vbn2から選択された電圧が、基板バイアス電圧Vbn31として、SOTB領域2に供給される。
At time t2_3, the board bias
さらに、時刻t2_3において、基板バイアス選択回路303によって、基板バイアス電圧Vbp1、Vbp2から選択された電圧が、基板バイアス電圧Vbp32として、基板バイアス切り替えスイッチ4に供給される。また、基板バイアス選択回路303によって、基板バイアス電圧Vbn1、Vbn2から選択された電圧が、基板バイアス電圧Vbn32として、基板バイアス切り替えスイッチ4に供給される。
Further, at time t2_3, the voltage selected from the substrate bias voltages Vbp1 and Vbp2 by the substrate bias selection circuit 303 is supplied to the substrate
高速モードでは、基板バイアス切り替えスイッチ4は、内部電源電圧Vddと接地電圧VssをSOTB領域3に供給する。これにより、高速モードでは、SOTB領域3に配置されたプロセッサ301等の回路ブロックは高速で動作する。
In the high-speed mode, the board
時刻t4において、低速モードが指示されると、基板バイアス切り替えスイッチ4は、基板バイアス電圧Vbp32、Vbn32をSOTB領域3に供給する。これにより、低速モードでは、SOTB領域3に配置された回路ブロックでの消費電力が抑制される。
When the low speed mode is instructed at time t4, the substrate
時刻t6で、再び、高速モードが指定されると、基板バイアス切り替えスイッチ4は、内部電源電圧Vdd、接地電圧VssをSOTB領域3に供給する。
When the high-speed mode is specified again at time t6, the board
一方、SOTB領域2には、基板バイアス電圧Vbp31およびVbn31が、動作モードに依存せずに、継続的に供給される。
On the other hand, the substrate bias voltages Vbp31 and Vbn31 are continuously supplied to the
実施の形態3においても、実施の形態1および2と同様に、半導体装置1Cは、外部電源電圧Vccの投入時に、低速モードから起動するようにしてもよい。また、実施の形態1および2と同様に、バイアス切り替え制御回路8に動作モードを設定するレジスタを設けるようにしてもよい。
In the third embodiment as well, the
実施の形態3によれば、SOTB領域2および3に供給する基板バイアス電圧の値を、さらに任意に設定することが可能であり、さらに低消費電力を図ることが可能である。
According to the third embodiment, the value of the substrate bias voltage supplied to the
ここでは、基板バイアス電圧Vbp1とVbp2とが異なる値で、基板バイアス電圧Vbn1とVbn2とが異なる値の場合を例として説明したが、これに限定されるものではない。例えば、基板バイアス電圧Vbp1とVbp2とは同じ値であってもよいし、基板バイアス電圧Vbn1とVbn2とが同じ値であってもよい。勿論、基板バイアス電圧Vbp1とVbp2とが同じ値で、基板バイアス電圧Vbn1とVbn2とが同じ値であってもよい。 Here, the case where the substrate bias voltages Vbp1 and Vbp2 are different values and the substrate bias voltages Vbn1 and Vbn2 are different values has been described as an example, but the present invention is not limited to this. For example, the substrate bias voltages Vbp1 and Vbp2 may have the same value, or the substrate bias voltages Vbn1 and Vbn2 may have the same value. Of course, the substrate bias voltages Vbp1 and Vbp2 may have the same value, and the substrate bias voltages Vbn1 and Vbn2 may have the same value.
また、SOTB領域2に供給する基板バイアス電圧の電圧値を、高速モードと低速モードとで、基板バイアス選択回路302によって、切り替え可能に構成してもよい。これにより動作モードに応じた基板バイアス電圧の供給が可能となる。
Further, the voltage value of the substrate bias voltage supplied to the
また、SOTB領域3に供給する基板バイアス電圧の電圧値を、低速モードで動作される期間において、切り替え可能に構成してもよい。 Further, the voltage value of the substrate bias voltage supplied to the SOTB region 3 may be configured to be switchable during the period of operation in the low speed mode.
なお、実施の形態3においても、実施の形態2と同様に、基板バイアス回路のそれぞれには、外部端子PT_C1〜PT_C4を介して、対応する平滑用コンデンサ201〜204が接続されている。実施の形態3では、実施の形態2と異なり、平滑用コンデンサ203および204は設けておくことが望ましい。
Also in the third embodiment, as in the second embodiment, the corresponding smoothing
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、バルクシリコン領域1には、電圧の生成に係る回路ブロックだけでなく、フラッシュメモリ等の回路ブロックを配置するようにしてもよい。
Although the invention made by the present inventor has been specifically described above based on the embodiment, the present invention is not limited to the embodiment and can be variously modified without departing from the gist thereof. Needless to say. For example, in the
1 バルクシリコン領域
1A〜1C 半導体装置
2、3 SOTB領域
4 基板バイアス切り替えスイッチ
5 P型SOTB基板バイアス回路
6 N型SOTB基板バイアス回路
7、7B、7C 電源制御回路
8 バイアス切り替え制御回路
9 内部電源回路
NM N型MOSトランジスタ
PM P型MOSトランジスタ
SL2_1、SL2_2、SL3_1、SL3_2、SW1、SW2 スイッチ
SN2、SN3 N型SOTBトランジスタ
SP2、SP3 P型SOTBトランジスタ
Vbn、Vbn1、Vbn2、Vbn31、Vbn32 基板バイアス電圧
Vbp、Vbp1、Vbp2、Vbp31、Vbp32 基板バイアス電圧
Vcc 外部電源電圧
Vdd 内部電源電圧
1
Claims (13)
SOTBトランジスタが形成された第1SOTB領域と、
前記第1SOTB領域とは分離され、SOTBトランジスタが形成された第2SOTB領域と、
を備え、
前記第1SOTB領域には、常時基板バイアス電圧が供給され、前記第2SOTB領域に対しては、基板バイアス電圧の供給を選択することが可能である、半導体装置。 The bulk area where the transistors were formed and
In the first SOTB region where the SOTB transistor was formed,
The second SOTB region, which is separated from the first SOTB region and in which the SOTB transistor is formed,
With
A semiconductor device in which a substrate bias voltage is constantly supplied to the first SOTB region, and supply of a substrate bias voltage can be selected for the second SOTB region.
前記バルク領域と、前記第1SOTB領域と、前記第2SOTB領域とは、共通の基板に配置されている、半導体装置。 In the semiconductor device according to claim 1,
A semiconductor device in which the bulk region, the first SOTB region, and the second SOTB region are arranged on a common substrate.
前記第1SOTB領域に形成されたSOTBトランジスタは、P型SOTBトランジスタとN型SOTBトランジスタとを備え、
前記第2SOTB領域に形成されたSOTBトランジスタは、P型SOTBトランジスタとN型SOTBトランジスタとを備え、
前記半導体装置は、
外部電源電圧に基づいて内部電源電圧を生成する内部電源回路と、
前記外部電源電圧からP型SOTBトランジスタ用の基板バイアス電圧を生成するP型SOTB基板バイアス回路と、
前記外部電源電圧からN型SOTBトランジスタ用の基板バイアス電圧を生成するN型SOTB基板バイアス回路と、
前記第2SOTB領域と前記P型SOTB基板バイアス回路および前記N型SOTB基板バイアス回路との間に結合されたスイッチ回路と、
を備え、
前記内部電源回路と、前記P型SOTB基板バイアス回路と、前記N型SOTB基板バイアス回路と、前記スイッチ回路とは、前記バルク領域に配置されている、半導体装置。 In the semiconductor device according to claim 2,
The SOTB transistor formed in the first SOTB region includes a P-type SOTB transistor and an N-type SOTB transistor.
The SOTB transistor formed in the second SOTB region includes a P-type SOTB transistor and an N-type SOTB transistor.
The semiconductor device is
An internal power supply circuit that generates an internal power supply voltage based on the external power supply voltage,
A P-type SOTB board bias circuit that generates a board bias voltage for a P-type SOTB transistor from the external power supply voltage, and a P-type SOTB board bias circuit.
An N-type SOTB board bias circuit that generates a board bias voltage for an N-type SOTB transistor from the external power supply voltage, and an N-type SOTB board bias circuit.
A switch circuit coupled between the second SOTB region, the P-type SOTB board bias circuit, and the N-type SOTB board bias circuit, and
With
A semiconductor device in which the internal power supply circuit, the P-type SOTB board bias circuit, the N-type SOTB board bias circuit, and the switch circuit are arranged in the bulk region.
前記P型SOTB基板バイアス回路によって生成された基板バイアス電圧と、前記N型SOTB基板バイアス回路によって生成された基板バイアス電圧とが、前記第1SOTB領域に、常時供給される、半導体装置。 In the semiconductor device according to claim 3,
A semiconductor device in which a substrate bias voltage generated by the P-type SOTB substrate bias circuit and a substrate bias voltage generated by the N-type SOTB substrate bias circuit are constantly supplied to the first SOTB region.
前記スイッチ回路は、前記P型SOTB基板バイアス回路および前記N型SOTB基板バイアス回路により生成された基板バイアス電圧または所定の電圧を、前記第2SOTB領域に供給する、半導体装置。 In the semiconductor device according to claim 4,
The switch circuit is a semiconductor device that supplies a substrate bias voltage or a predetermined voltage generated by the P-type SOTB substrate bias circuit and the N-type SOTB substrate bias circuit to the second SOTB region.
前記第2SOTB領域には、前記スイッチ回路を制御するプロセッサが配置されている、半導体装置。 In the semiconductor device according to claim 5,
A semiconductor device in which a processor that controls the switch circuit is arranged in the second SOTB region.
前記第1SOTB領域および前記第2SOTB領域のそれぞれには、前記P型SOTB基板バイアス回路により生成された基板バイアス電圧が供給される複数の電極と、前記N型SOTB基板バイアス回路により生成された基板バイアス電圧が供給される複数の電極とが、配置されている、半導体装置。 In the semiconductor device according to claim 6,
A plurality of electrodes to which a substrate bias voltage generated by the P-type SOTB substrate bias circuit is supplied to each of the first SOTB region and the second SOTB region, and a substrate bias generated by the N-type SOTB substrate bias circuit. A semiconductor device in which a plurality of electrodes to which a voltage is supplied are arranged.
前記バルク領域には、前記P型SOTB基板バイアス回路、前記N型SOTB基板バイアス回路および前記内部電源回路を制御する電源制御回路が配置され、
前記電源制御回路は、前記P型SOTB基板バイアス回路および前記N型SOTB基板バイアス回路を動作させた後で、前記内部電源回路を動作させる、半導体装置。 In the semiconductor device according to claim 3,
In the bulk region, the P-type SOTB board bias circuit, the N-type SOTB board bias circuit, and the power supply control circuit for controlling the internal power supply circuit are arranged.
The power supply control circuit is a semiconductor device that operates the internal power supply circuit after operating the P-type SOTB board bias circuit and the N-type SOTB board bias circuit.
前記第1SOTB領域には、前記SOTBトランジスタにより構成され、前記内部電源電圧を電源として動作するリアルタイムクロック回路が配置され、
前記第2SOTB領域には、前記SOTBトランジスタにより構成され、前記内部電源電圧を電源として動作するプロセッサが配置されている、半導体装置。 In the semiconductor device according to claim 8,
In the first SOTB region, a real-time clock circuit composed of the SOTB transistors and operating using the internal power supply voltage as a power source is arranged.
A semiconductor device in which a processor composed of the SOTB transistors and operating using the internal power supply voltage as a power source is arranged in the second SOTB region.
前記第2SOTB領域に供給される前記基板バイアス電圧の値が、前記第1SOTB領域に供給される前記基板バイアス電圧の値と異なる、半導体装置。 In the semiconductor device according to claim 1,
A semiconductor device in which the value of the substrate bias voltage supplied to the second SOTB region is different from the value of the substrate bias voltage supplied to the first SOTB region.
前記P型SOTB基板バイアス回路および前記N型SOTBバイアス回路のそれぞれは、互いに値の異なる複数の基板バイアス電圧を生成し、
前記複数の基板バイアス電圧から、前記第1SOTB領域に供給される基板バイアス電圧を選択する第1選択回路と、前記複数の基板バイアス電圧から、前記第2SOTB領域へ供給される基板バイアス電圧を選択する第2選択回路とを、さらに備える、半導体装置。 In the semiconductor device according to claim 3,
Each of the P-type SOTB substrate bias circuit and the N-type SOTB bias circuit generates a plurality of substrate bias voltages having different values from each other.
The first selection circuit that selects the substrate bias voltage supplied to the first SOTB region from the plurality of substrate bias voltages, and the substrate bias voltage supplied to the second SOTB region from the plurality of substrate bias voltages are selected. A semiconductor device further comprising a second selection circuit.
前記第2SOTB領域に対する、前記基板バイアス電圧の供給を選択するためのスイッチ回路を有し、
前記スイッチ回路は、前記バルク領域に配置されている、半導体装置。 In the semiconductor device according to claim 2,
It has a switch circuit for selecting the supply of the substrate bias voltage with respect to the second SOTB region.
The switch circuit is a semiconductor device arranged in the bulk region.
前記第1SOTB領域に供給される基板バイアス電圧は、異なる複数の電圧値の基板バイアス電圧から選択されて供給される、半導体装置。 In the semiconductor device according to claim 2,
A semiconductor device in which the substrate bias voltage supplied to the first SOTB region is selected and supplied from substrate bias voltages having a plurality of different voltage values.
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0529561A (en) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | Semiconductor integrated circuit |
JP2002368124A (en) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | Semiconductor device |
JP2004207694A (en) * | 2002-12-09 | 2004-07-22 | Renesas Technology Corp | Semiconductor device |
JP2005354718A (en) * | 2000-05-30 | 2005-12-22 | Renesas Technology Corp | Semiconductor integrated circuit device |
JP2019009344A (en) * | 2017-06-27 | 2019-01-17 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
JP2019110218A (en) * | 2017-12-19 | 2019-07-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device, sensor terminal, and control method for semiconductor device |
-
2020
- 2020-03-31 JP JP2020063491A patent/JP2021163846A/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0529561A (en) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | Semiconductor integrated circuit |
JP2005354718A (en) * | 2000-05-30 | 2005-12-22 | Renesas Technology Corp | Semiconductor integrated circuit device |
JP2002368124A (en) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | Semiconductor device |
JP2004207694A (en) * | 2002-12-09 | 2004-07-22 | Renesas Technology Corp | Semiconductor device |
JP2019009344A (en) * | 2017-06-27 | 2019-01-17 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
JP2019110218A (en) * | 2017-12-19 | 2019-07-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device, sensor terminal, and control method for semiconductor device |
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