JP2551763B2 - 記憶装置 - Google Patents
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- JP2551763B2 JP2551763B2 JP61191862A JP19186286A JP2551763B2 JP 2551763 B2 JP2551763 B2 JP 2551763B2 JP 61191862 A JP61191862 A JP 61191862A JP 19186286 A JP19186286 A JP 19186286A JP 2551763 B2 JP2551763 B2 JP 2551763B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、配列された論理情報を保持し、並列に論理
反転演算することを可能とし、固体電子線源を利用した
記憶装置に関するものである。
反転演算することを可能とし、固体電子線源を利用した
記憶装置に関するものである。
［従来の技術］ 従来、電子線を用いた記憶素子として、例えば（G.W.
Ellis他,Applied Physics Letters,Vol.24,No.9,1974,4
19頁）などによりエレクトロンビームアドレスドMOSと
称されるものが知られている。これは、MOS（Metal Oxi
de Semiconductor）構造のキャパシタに書き込み電子線
を入射させて絶縁層に正孔を蓄積させ、蓄積させた正孔
の一部を読み出し電子線により消失させることによって
情報を読み出すものである。
Ellis他,Applied Physics Letters,Vol.24,No.9,1974,4
19頁）などによりエレクトロンビームアドレスドMOSと
称されるものが知られている。これは、MOS（Metal Oxi
de Semiconductor）構造のキャパシタに書き込み電子線
を入射させて絶縁層に正孔を蓄積させ、蓄積させた正孔
の一部を読み出し電子線により消失させることによって
情報を読み出すものである。
このような情報の読み出しにおいては情報が一部分破
壊されるため、そのままでは多数回の読み出しが不可能
である。従って、多数回の読み出しを行うためには再書
き込みを要するため、必要な情報を入手するには長い時
間がかかり、また、長時間の放置により情報が消失する
といった欠点もある。
壊されるため、そのままでは多数回の読み出しが不可能
である。従って、多数回の読み出しを行うためには再書
き込みを要するため、必要な情報を入手するには長い時
間がかかり、また、長時間の放置により情報が消失する
といった欠点もある。
また、このような記憶素子において、記憶されている
情報の論理反転を行う場合、情報を順次に読み出して電
気回路によって構成された反転回路に入力し、その出力
を再び順次に記憶素子に書き込むといった繁雑な操作が
必要で、非常に長い演算時間を要する。
情報の論理反転を行う場合、情報を順次に読み出して電
気回路によって構成された反転回路に入力し、その出力
を再び順次に記憶素子に書き込むといった繁雑な操作が
必要で、非常に長い演算時間を要する。
他方、近年研究或いは実用化されている画像処理の分
野において、二次元並列に配置された画素情報の全画素
の反転を行うという演算を必要とする場合があるが、こ
のような演算も同様に画素情報を画像メモリから順次に
読み出して反転回路を通し、再び画像メモリに書き込む
という操作を行っているため演算時間が長くなり、高速
・並列に全画素の反転を行えるような演算装置が要求さ
れている。
野において、二次元並列に配置された画素情報の全画素
の反転を行うという演算を必要とする場合があるが、こ
のような演算も同様に画素情報を画像メモリから順次に
読み出して反転回路を通し、再び画像メモリに書き込む
という操作を行っているため演算時間が長くなり、高速
・並列に全画素の反転を行えるような演算装置が要求さ
れている。
［発明の目的］ 本発明の目的は、電子線を用いた記憶素子において、
長時間の放置によっても情報の消失がなく、かつ外部か
らの制御により簡単に並列情報を一括して反転し得る記
憶装置を提供することにある。
長時間の放置によっても情報の消失がなく、かつ外部か
らの制御により簡単に並列情報を一括して反転し得る記
憶装置を提供することにある。
［発明の概要］ 上述の目的を達成するための本発明の要旨は、電子線
源と電子線検出手段と該電子線検出手段の信号により前
記電子線源を駆動する駆動手段とを１つの要素とし、少
なくとも２つの前記要素で１つの記憶単位を構成し、少
なくとも２つの前記記憶単位の間で電子線を送受して、
前記記憶単位のどの要素が電子線を送受するかで決まる
論理値情報を記憶する手段を有することを特徴とする記
憶装置である。
源と電子線検出手段と該電子線検出手段の信号により前
記電子線源を駆動する駆動手段とを１つの要素とし、少
なくとも２つの前記要素で１つの記憶単位を構成し、少
なくとも２つの前記記憶単位の間で電子線を送受して、
前記記憶単位のどの要素が電子線を送受するかで決まる
論理値情報を記憶する手段を有することを特徴とする記
憶装置である。
［発明の実施例］ 本発明を図示の実施例に基づいて詳細に説明する。
第１図は概略構成図であり、電子線検出手段Ｄと駆動
手段Ｔと電子線源Ｅとから成る素子が、複数個配されて
いるメモリユニットMU1とMU2とが対向して設置されてい
る。なお、第１図（ａ）においては説明の簡略化のた
め、メモリユニットMU1とMU2とは素子２つを１組とした
記憶単位U111、U121、U131、U211、U221、U231、及び記
憶単位U112、U122、U132、U212、U222、U232から成る２
行３列のマトリクスとして表示されているが、それぞれ
の素子はエピタキシャル成長、リソグラフィ等の半導体
技術で形成することができるので、非常に高密度に形成
することが可能となる。
手段Ｔと電子線源Ｅとから成る素子が、複数個配されて
いるメモリユニットMU1とMU2とが対向して設置されてい
る。なお、第１図（ａ）においては説明の簡略化のた
め、メモリユニットMU1とMU2とは素子２つを１組とした
記憶単位U111、U121、U131、U211、U221、U231、及び記
憶単位U112、U122、U132、U212、U222、U232から成る２
行３列のマトリクスとして表示されているが、それぞれ
の素子はエピタキシャル成長、リソグラフィ等の半導体
技術で形成することができるので、非常に高密度に形成
することが可能となる。
メモリユニットMU1には、素子の電子線源Ｅから出射
された電子線を偏向するための偏向電極SP1、SG1A、SG1
B、及びSP2、SG2A、SG2Bが配置されており、これらは素
子と電気的に絶縁されている。また、偏向電極SG1A、SG
1B、SG2A、SG2Bを負側に、偏向電極SP1、SP2を正側にし
た偏向電圧VDをスイッチSWDにより印加し、更にメモリ
ユニットMU1とMU2の間に加速電圧VAF又は逆電圧の加速
電圧VARがスイッチSWAにより印加し得るようになってい
る。
された電子線を偏向するための偏向電極SP1、SG1A、SG1
B、及びSP2、SG2A、SG2Bが配置されており、これらは素
子と電気的に絶縁されている。また、偏向電極SG1A、SG
1B、SG2A、SG2Bを負側に、偏向電極SP1、SP2を正側にし
た偏向電圧VDをスイッチSWDにより印加し、更にメモリ
ユニットMU1とMU2の間に加速電圧VAF又は逆電圧の加速
電圧VARがスイッチSWAにより印加し得るようになってい
る。
ここで、メモリユニットMU1及びMU2に配置されている
素子について第２図及び第３図により説明する。第２図
は素子の断面図を示しており、素子はpn接合から成る電
子線検出手段Ｄと駆動手段Ｔと電子線源Ｅとから成り、
ｐ型半導体で形成された基板SSの表面に絶縁層INSが形
成され、絶縁層INSの上部には各種電極が取り付けられ
ている。基板SS中に裏側からnpn接合されて形成された
電子線検出手段Ｄには、基準電圧を与える電極DN、正バ
イアスを与える電極DI、逆バイアスを与える電極DPが取
り付けられている。また、基板SSには絶縁層INSの開口
部を介して接地電極GNDが取り付けられている。電子線
検出手段Ｄの横には、基板SS中に裏側からnp+n+接合さ
れて形成された駆動手段Ｔが配置されており、この駆動
手段Ｔには電極TB、TE、TCが取り付けられている。更
に、駆動手段Ｔの横には基板SS中に裏側からnp+pn+接合
されて形成された電子線源Ｅが配置されている。電子線
源Ｅとしては、第２図に示すような例えば特公昭54-302
74号、特開昭54-111272号、特開昭56-15529号、特開昭5
7-38528号公報等に開示されている固体電子線源が好ま
しい一例である。この電子線源Ｅは電極ENを電極EPに対
し正電位、つまり逆方向バイアスを印加することにより
アバランシュ効果により電子を発生させ、正の電圧を印
加することによりその開口部から電子を真空中に引き出
す引き出し電極EGが設けられている。また、このような
pn接合を利用した固体電子線源として、順方向バイアス
により動作させるネガティブワークファンクション形の
もの、その他の所謂電界放出形、熱電子放出形のものな
どが使用できる。
素子について第２図及び第３図により説明する。第２図
は素子の断面図を示しており、素子はpn接合から成る電
子線検出手段Ｄと駆動手段Ｔと電子線源Ｅとから成り、
ｐ型半導体で形成された基板SSの表面に絶縁層INSが形
成され、絶縁層INSの上部には各種電極が取り付けられ
ている。基板SS中に裏側からnpn接合されて形成された
電子線検出手段Ｄには、基準電圧を与える電極DN、正バ
イアスを与える電極DI、逆バイアスを与える電極DPが取
り付けられている。また、基板SSには絶縁層INSの開口
部を介して接地電極GNDが取り付けられている。電子線
検出手段Ｄの横には、基板SS中に裏側からnp+n+接合さ
れて形成された駆動手段Ｔが配置されており、この駆動
手段Ｔには電極TB、TE、TCが取り付けられている。更
に、駆動手段Ｔの横には基板SS中に裏側からnp+pn+接合
されて形成された電子線源Ｅが配置されている。電子線
源Ｅとしては、第２図に示すような例えば特公昭54-302
74号、特開昭54-111272号、特開昭56-15529号、特開昭5
7-38528号公報等に開示されている固体電子線源が好ま
しい一例である。この電子線源Ｅは電極ENを電極EPに対
し正電位、つまり逆方向バイアスを印加することにより
アバランシュ効果により電子を発生させ、正の電圧を印
加することによりその開口部から電子を真空中に引き出
す引き出し電極EGが設けられている。また、このような
pn接合を利用した固体電子線源として、順方向バイアス
により動作させるネガティブワークファンクション形の
もの、その他の所謂電界放出形、熱電子放出形のものな
どが使用できる。
第３図は上述の素子を駆動するためのブロック回路図
である。電子線検出手段Ｄの電極DIにはスイッチSWI、
電極DNにはスイッチSWN、電極DPにはスイッチSWPが接続
され、電子線検出手段Ｄに電子線EBを入射する書き込み
モードをＷモード、電子線源Ｅより電子線EBを出射する
読み出しモードをＲモードとしたとき、スイッチSWI、S
WPには書き込み端子Ｗ及び読み出し端子Ｒがそれぞれ対
向して設けられており、スイッチSWIに対応した端子Ｗ
には電圧VWが、端子Ｒには電圧VRが印加されるようにな
っている。そして、スイッチSWNに対応した端子Ｗは接
地電極GNDに接地され端子Ｒは開放とされている。更
に、スイッチSWPに対応した端子Ｗには負電位VBが印加
され、端子Ｒには入力端子INから外部の情報が入力され
るようになっている。駆動手段Ｔにおける電極TBは電極
DPと接続されており、スイッチSWPにより端子Ｗ或いは
Ｒと接続され、電極TCには電流源ICが接続されている。
また、駆動手段Ｔの電極TEは電子線源Ｅの電極ENと接続
されており、電極TE、ENから出力端子OUTにより情報を
外に取り出すことができるようになっている。引き出し
電極EGは可変抵抗RVを介して電源VGと接続されており、
電極EPは接地電極GNDと接続されている。
である。電子線検出手段Ｄの電極DIにはスイッチSWI、
電極DNにはスイッチSWN、電極DPにはスイッチSWPが接続
され、電子線検出手段Ｄに電子線EBを入射する書き込み
モードをＷモード、電子線源Ｅより電子線EBを出射する
読み出しモードをＲモードとしたとき、スイッチSWI、S
WPには書き込み端子Ｗ及び読み出し端子Ｒがそれぞれ対
向して設けられており、スイッチSWIに対応した端子Ｗ
には電圧VWが、端子Ｒには電圧VRが印加されるようにな
っている。そして、スイッチSWNに対応した端子Ｗは接
地電極GNDに接地され端子Ｒは開放とされている。更
に、スイッチSWPに対応した端子Ｗには負電位VBが印加
され、端子Ｒには入力端子INから外部の情報が入力され
るようになっている。駆動手段Ｔにおける電極TBは電極
DPと接続されており、スイッチSWPにより端子Ｗ或いは
Ｒと接続され、電極TCには電流源ICが接続されている。
また、駆動手段Ｔの電極TEは電子線源Ｅの電極ENと接続
されており、電極TE、ENから出力端子OUTにより情報を
外に取り出すことができるようになっている。引き出し
電極EGは可変抵抗RVを介して電源VGと接続されており、
電極EPは接地電極GNDと接続されている。
先ず、Ｗモード時について考えてみると、スイッチSW
I、SWN、SWPはそれぞれ端子Ｗ側に接続されているの
で、電子線検出手段Ｄにおいて電極DNを基準電圧として
電極DIに正の電圧VWがバイアスとして印加され、電極DP
に逆バイアス電圧VBが印加されることになる。また、電
極DN、DP間は逆バイアスのために電流は流れない。
I、SWN、SWPはそれぞれ端子Ｗ側に接続されているの
で、電子線検出手段Ｄにおいて電極DNを基準電圧として
電極DIに正の電圧VWがバイアスとして印加され、電極DP
に逆バイアス電圧VBが印加されることになる。また、電
極DN、DP間は逆バイアスのために電流は流れない。
ここで、電子線EBは電極DIを透過し絶縁層INS内で電
子・正孔対を生ずる。この電子・正孔対のうち正孔が絶
縁層INSとｎ層の界面に近い絶縁層INS内に蓄積される。
この正孔として蓄積された電荷は、電子線EBの照射がな
いときでも比較的安定に保存される。このとき、駆動手
段Ｔにおいては電極TBにもスイッチSWPを介して電極DP
と同様に、逆バイアス電位VBが印加されているためカッ
トオフ状態であり、電子線源Ｅも動作しないようになっ
ている。
子・正孔対を生ずる。この電子・正孔対のうち正孔が絶
縁層INSとｎ層の界面に近い絶縁層INS内に蓄積される。
この正孔として蓄積された電荷は、電子線EBの照射がな
いときでも比較的安定に保存される。このとき、駆動手
段Ｔにおいては電極TBにもスイッチSWPを介して電極DP
と同様に、逆バイアス電位VBが印加されているためカッ
トオフ状態であり、電子線源Ｅも動作しないようになっ
ている。
一方、Ｒモード時においてはスイッチSWI、SWN、SWP
はそれぞれ端子Ｒ側に接続されている。このとき、電子
線検出手段Ｄの状態を検知する方法としては、逆方向電
圧を電極DI、DP間に与えたときのブレークダウン電圧が
絶縁層INSに蓄積された電荷の有無に応じて異なる現象
を利用することが好ましい一方法である。即ち、電極DI
に書き込み時よりも更に高い正の電圧で、かつ絶縁層IN
Sに電荷が蓄積されていないときにはブレークダウンせ
ずに、絶縁層INSに電荷が或る閾値以上に蓄積されてい
るときには、ブレークダウンして電流が流れるような電
圧VRを与えることにより読み出しが行われる。このよう
なブレークダウン効果を利用することにより、高感度の
電子線検出手段Ｄを得ることができる。
はそれぞれ端子Ｒ側に接続されている。このとき、電子
線検出手段Ｄの状態を検知する方法としては、逆方向電
圧を電極DI、DP間に与えたときのブレークダウン電圧が
絶縁層INSに蓄積された電荷の有無に応じて異なる現象
を利用することが好ましい一方法である。即ち、電極DI
に書き込み時よりも更に高い正の電圧で、かつ絶縁層IN
Sに電荷が蓄積されていないときにはブレークダウンせ
ずに、絶縁層INSに電荷が或る閾値以上に蓄積されてい
るときには、ブレークダウンして電流が流れるような電
圧VRを与えることにより読み出しが行われる。このよう
なブレークダウン効果を利用することにより、高感度の
電子線検出手段Ｄを得ることができる。
先ず、電子線検出手段Ｄがブレークダウンした場合を
考えると、電極DIからDPへ電流が流れることになる。こ
の電流により、電極TBからTEへ順方向に電流が流し込ま
れるため駆動手段Ｔはオン状態となり、電子線源Ｅが駆
動手段Ｔにより駆動される。このとき、電子線源Ｅから
放出される電子線EBの電流量は電子線源Ｅと電源VGとの
間に挿入された可変抵抗RVにより制御することが可能で
ある。電子線検出手段Ｄがブレークダウンしない場合
は、電極DIからDPの方向へ電流が流れず駆動手段Ｔがオ
フ状態のままとなり、その結果電子線源Ｅから電子線EB
は出射されないことになる。
考えると、電極DIからDPへ電流が流れることになる。こ
の電流により、電極TBからTEへ順方向に電流が流し込ま
れるため駆動手段Ｔはオン状態となり、電子線源Ｅが駆
動手段Ｔにより駆動される。このとき、電子線源Ｅから
放出される電子線EBの電流量は電子線源Ｅと電源VGとの
間に挿入された可変抵抗RVにより制御することが可能で
ある。電子線検出手段Ｄがブレークダウンしない場合
は、電極DIからDPの方向へ電流が流れず駆動手段Ｔがオ
フ状態のままとなり、その結果電子線源Ｅから電子線EB
は出射されないことになる。
なお、読み出し時に電子線検出手段Ｄに蓄積されてい
る電荷の殆ど全てを、外部に放出する条件で使用する完
全破壊読み出しを行うRDモードと、蓄積されている電圧
の一部のみを読み出し、閾値以上の電荷量を残す部分破
壊読み出しを行うRNモードが設定できる。このRDモード
とRNモードとの選択は、例えばRDモードにおいては蓄積
電荷が放出されるために十分な時間で読み出し、RNモー
ドではそれに比較して短い時間で読み出す等の手段によ
り容易に達成できる。また、Ｒモード時には出力端子OU
Tから情報の有無を電気的に読み出すことができ、入力
端子INに強制的に電圧を印加することにより情報を書き
込むことができる。
る電荷の殆ど全てを、外部に放出する条件で使用する完
全破壊読み出しを行うRDモードと、蓄積されている電圧
の一部のみを読み出し、閾値以上の電荷量を残す部分破
壊読み出しを行うRNモードが設定できる。このRDモード
とRNモードとの選択は、例えばRDモードにおいては蓄積
電荷が放出されるために十分な時間で読み出し、RNモー
ドではそれに比較して短い時間で読み出す等の手段によ
り容易に達成できる。また、Ｒモード時には出力端子OU
Tから情報の有無を電気的に読み出すことができ、入力
端子INに強制的に電圧を印加することにより情報を書き
込むことができる。
上述した素子を配置したユニットメモリMUを用いた本
実施例の動作を再び第１図及び第４図〜第６図を用いて
説明する。第１図（ｂ）は第１図（ａ）の記憶単位U111
及びU112の拡大図である。E111A、T111A、D111A等はそ
れぞれ素子U111A等に含まれる電子線源、駆動手段、電
子線検出手段である。メモリユニットMU1の記憶単位U11
1とメモリユニットMU2の記憶単位U112とは対向して配置
されており、偏向電極SG1A、SG1B、SP1に偏向電圧を印
加しない場合に、電子線源E111A、E111Bから出射された
電子線はそれぞれ電子線検出手段D112A、D112Bに入射す
る。偏向電極SG1A、SG1B、SP1に電圧VDを印加すると、
電子線源E111A、E111Bから出射された電子線はそれぞれ
電極SP1の方へ偏向され、電圧VDの値を好宜に選択すれ
ば電子線源E111Aからの電子線は電子線検出手段D112B
に、電子線源E111Bからの電子線が電子線検出手段D112A
にそれぞれ到達させることができる。
実施例の動作を再び第１図及び第４図〜第６図を用いて
説明する。第１図（ｂ）は第１図（ａ）の記憶単位U111
及びU112の拡大図である。E111A、T111A、D111A等はそ
れぞれ素子U111A等に含まれる電子線源、駆動手段、電
子線検出手段である。メモリユニットMU1の記憶単位U11
1とメモリユニットMU2の記憶単位U112とは対向して配置
されており、偏向電極SG1A、SG1B、SP1に偏向電圧を印
加しない場合に、電子線源E111A、E111Bから出射された
電子線はそれぞれ電子線検出手段D112A、D112Bに入射す
る。偏向電極SG1A、SG1B、SP1に電圧VDを印加すると、
電子線源E111A、E111Bから出射された電子線はそれぞれ
電極SP1の方へ偏向され、電圧VDの値を好宜に選択すれ
ば電子線源E111Aからの電子線は電子線検出手段D112B
に、電子線源E111Bからの電子線が電子線検出手段D112A
にそれぞれ到達させることができる。
本実施例においては、メモリユニットMU1の１記憶単
位Ｕである例えばU111とそれに対向して配置されたメモ
リユニットMU2の１記憶単位Ｕの例えばU112の計２つの
記憶単位により、１ビットの論理値情報を扱うことがで
き、このを１と０で表すことになる。また、本実施例で
はメモリユニットMU1がＲモード、メモリユニットMU2が
Ｗモード、即ちメモリユニットMU1側から電子線が出射
され、メモリユニットMU2側で電子線を検出する段階
と、それに続くメモリユニットMU1がＷモード、メモリ
ユニットMU2がＲモード、即ちメモリユニットMU2側から
電子線が出射されメモリユニットMU1側で電子線を検出
する段階の２つの段階により、１サイクルを形成する。
この１サイクルは前のサイクル終了時の論理値を保持す
るNOPサイクルと、前のサイクル終了時の論理値を反転
するNOTサイクルの２つのうちの１つが、スイッチSWDを
端子NOPとNOTを切換えることにより選択可能である。
位Ｕである例えばU111とそれに対向して配置されたメモ
リユニットMU2の１記憶単位Ｕの例えばU112の計２つの
記憶単位により、１ビットの論理値情報を扱うことがで
き、このを１と０で表すことになる。また、本実施例で
はメモリユニットMU1がＲモード、メモリユニットMU2が
Ｗモード、即ちメモリユニットMU1側から電子線が出射
され、メモリユニットMU2側で電子線を検出する段階
と、それに続くメモリユニットMU1がＷモード、メモリ
ユニットMU2がＲモード、即ちメモリユニットMU2側から
電子線が出射されメモリユニットMU1側で電子線を検出
する段階の２つの段階により、１サイクルを形成する。
この１サイクルは前のサイクル終了時の論理値を保持す
るNOPサイクルと、前のサイクル終了時の論理値を反転
するNOTサイクルの２つのうちの１つが、スイッチSWDを
端子NOPとNOTを切換えることにより選択可能である。
第４図は第１図の実施例のNOPサイクルを示し、第４
図（ａ）はメモリユニットMU1がＲモード、メモリユニ
ットMU2がＷモードである状態を示している。メモリユ
ニットMU1からは例えば素子U111A、U121B、U131A、U211
B、U221A、U231Aに含まれる電子線源Ｅから電子線EBが
出射される。偏向電極SP、SGには電圧は印加されておら
ず、電子線EBは加速電圧VAFにより加速されて、それぞ
れ素子U112A、U122B、U132A、U212B、U222A、U232Aに含
まれる電子線検出手段Ｄに入射する。
図（ａ）はメモリユニットMU1がＲモード、メモリユニ
ットMU2がＷモードである状態を示している。メモリユ
ニットMU1からは例えば素子U111A、U121B、U131A、U211
B、U221A、U231Aに含まれる電子線源Ｅから電子線EBが
出射される。偏向電極SP、SGには電圧は印加されておら
ず、電子線EBは加速電圧VAFにより加速されて、それぞ
れ素子U112A、U122B、U132A、U212B、U222A、U232Aに含
まれる電子線検出手段Ｄに入射する。
第４図（ｂ）は（ａ）に続き、メモリユニットMU2が
Ｒモード、メモリユニットMU1がＷモードとなった状態
を示している。前述のように、素子U111A等はＷモード
で電子線EBが入射したときに続きＲモードで電子線EBが
出射される。従って、第４図（ｂ）では第４図（ａ）の
動作に対応し、素子U112A、U122B、U132A、U212B、U222
A、U232Aの電子線源Ｅから電子線EBが出射され、加速電
圧VARで加速されて素子U111A、U121B、U131A、U211B、U
221Aの電子線検出手段Ｄに入射する。次のサイクルがNO
Pサイクルであれば再び第４図（ａ）に戻るので、NOPサ
イクルが継続する限り第４図の状態が保持される。
Ｒモード、メモリユニットMU1がＷモードとなった状態
を示している。前述のように、素子U111A等はＷモード
で電子線EBが入射したときに続きＲモードで電子線EBが
出射される。従って、第４図（ｂ）では第４図（ａ）の
動作に対応し、素子U112A、U122B、U132A、U212B、U222
A、U232Aの電子線源Ｅから電子線EBが出射され、加速電
圧VARで加速されて素子U111A、U121B、U131A、U211B、U
221Aの電子線検出手段Ｄに入射する。次のサイクルがNO
Pサイクルであれば再び第４図（ａ）に戻るので、NOPサ
イクルが継続する限り第４図の状態が保持される。
１ビットを扱う１組も記憶単位の素子は、第４図に示
したようにメモリユニットMU1の素子から電子線EBを放
出してメモリユニットMU2の素子からは放出しない状態
と、メモリユニットMU2の素子から放出してメモリユニ
ットMU1の素子からは放出しない状態の２つの状態にう
ち、何れかの状態をとるように予め設定することができ
る。従って、例えばメモリユニットMU1から電子線EBを
放出し、メモリユニットMU2から放出しない状態の論理
値を「１」とし、メモリユニットMU2から電子線を放出
しメモリユニットMU1から放出しない状態の論理値を
「０」で表すと、第４図に示した例では記憶単位の組
（U111,U112）、（U121,U122）、（U131,U132）、（U21
1,U212）、（U221,U222）、（U231,U232）の順に、
「１、０、１、０、１、１」という情報を保持している
ことになる。
したようにメモリユニットMU1の素子から電子線EBを放
出してメモリユニットMU2の素子からは放出しない状態
と、メモリユニットMU2の素子から放出してメモリユニ
ットMU1の素子からは放出しない状態の２つの状態にう
ち、何れかの状態をとるように予め設定することができ
る。従って、例えばメモリユニットMU1から電子線EBを
放出し、メモリユニットMU2から放出しない状態の論理
値を「１」とし、メモリユニットMU2から電子線を放出
しメモリユニットMU1から放出しない状態の論理値を
「０」で表すと、第４図に示した例では記憶単位の組
（U111,U112）、（U121,U122）、（U131,U132）、（U21
1,U212）、（U221,U222）、（U231,U232）の順に、
「１、０、１、０、１、１」という情報を保持している
ことになる。
第５図は第１図の実施例におけるNOTサイクルを説明
するものであり、第５図（ａ）においてメモリユニット
MU1はＲモードである。例えば、第４図と同様の保持情
報に対応して、記憶単位U111A、U121B、U131A、U211B、
U221A、U231Aの電子線源Ｅから電子線EBが出射される。
このとき、偏向電極SG1AとSP1、SG1BとSP1、SG2AとSP
2、SG1BとSP2の間にそれぞれ偏向電圧VDが印加されてい
るため、出射されたこれらの電子線EBは偏向電圧VDによ
る電界によって偏向され、かつ加速電圧VAFによって加
速されて、それぞれメモリユニットMU2上の記憶単位U11
2B、U122A、U132B、U212A、U222B、U232Bに入射する。
するものであり、第５図（ａ）においてメモリユニット
MU1はＲモードである。例えば、第４図と同様の保持情
報に対応して、記憶単位U111A、U121B、U131A、U211B、
U221A、U231Aの電子線源Ｅから電子線EBが出射される。
このとき、偏向電極SG1AとSP1、SG1BとSP1、SG2AとSP
2、SG1BとSP2の間にそれぞれ偏向電圧VDが印加されてい
るため、出射されたこれらの電子線EBは偏向電圧VDによ
る電界によって偏向され、かつ加速電圧VAFによって加
速されて、それぞれメモリユニットMU2上の記憶単位U11
2B、U122A、U132B、U212A、U222B、U232Bに入射する。
第５図（ｂ）は第５図（ａ）に続き、メモリユニット
MU2がＲモードになったときの状態を示している。メモ
リユニットMU2には偏向電極は設けられていないので、
第５図（ａ）の結果に対応して素子U112B、U122A、U132
B、U212A、U222B、U232Bの電子線源Ｅから出射された電
子線EBは加速電圧VARで加速され、それぞれ素子U111B、
U121A、U131B、U211A、U221B、U231Bの電子線検出手段
Ｄに入射する。
MU2がＲモードになったときの状態を示している。メモ
リユニットMU2には偏向電極は設けられていないので、
第５図（ａ）の結果に対応して素子U112B、U122A、U132
B、U212A、U222B、U232Bの電子線源Ｅから出射された電
子線EBは加速電圧VARで加速され、それぞれ素子U111B、
U121A、U131B、U211A、U221B、U231Bの電子線検出手段
Ｄに入射する。
第６図（ａ）、（ｂ）は第５図に続くNOPサイクルを
示し、第４図で説明したようにNOPサイクルでは前のサ
イクルの情報を保持するので、第６図（ｂ）では第５図
（ｂ）と同一の情報を保持することになる。即ち、第６
図のNOPサイクルで保持されている論理情報は、同様に
記憶単位の組（U111,U112）、（U121,U122）、（U131,U
132）、（U211,U212）、（U221,U222）、（U231,U232）
の順に、「０、１、０、１、０、０」となり、第４図の
状態に対して第５図のNOTサイクルを経ることにより、
論理値が全て反転されることになる。
示し、第４図で説明したようにNOPサイクルでは前のサ
イクルの情報を保持するので、第６図（ｂ）では第５図
（ｂ）と同一の情報を保持することになる。即ち、第６
図のNOPサイクルで保持されている論理情報は、同様に
記憶単位の組（U111,U112）、（U121,U122）、（U131,U
132）、（U211,U212）、（U221,U222）、（U231,U232）
の順に、「０、１、０、１、０、０」となり、第４図の
状態に対して第５図のNOTサイクルを経ることにより、
論理値が全て反転されることになる。
実施例の説明では、電界により電子線の偏向を起して
論理反転演算を行う例を示したが、電子線の偏向は磁場
でも可能であり、磁場を利用して電子線源から出射され
た電子線を偏向させることも可能である。また、メモリ
ユニットMU1とMU2とを対向させて配置したが、このよう
な配置は本質的なものではなく、電磁界その他の手段を
用いてメモリユニットMU1とMU2の対応する記憶単位同志
で電子線の授受が可能で、かつ外部制御によって電子線
源から出射された電子線が、電子線源と同一の記憶単位
にあるもう一方の電子線検出手段に入射するように偏向
することが可能な構成であれば、本発明の主旨から外れ
るものではないことは明らかである。
論理反転演算を行う例を示したが、電子線の偏向は磁場
でも可能であり、磁場を利用して電子線源から出射され
た電子線を偏向させることも可能である。また、メモリ
ユニットMU1とMU2とを対向させて配置したが、このよう
な配置は本質的なものではなく、電磁界その他の手段を
用いてメモリユニットMU1とMU2の対応する記憶単位同志
で電子線の授受が可能で、かつ外部制御によって電子線
源から出射された電子線が、電子線源と同一の記憶単位
にあるもう一方の電子線検出手段に入射するように偏向
することが可能な構成であれば、本発明の主旨から外れ
るものではないことは明らかである。
［発明の効果］ 以上説明したように本発明に係る記憶装置によれば、
電子線を用いた記憶装置において二次元配置された情報
を保持し、或いは全ての情報を並列・高速に論理反転し
得ることになり、特に画像処理演算に好適に応用でき
る。
電子線を用いた記憶装置において二次元配置された情報
を保持し、或いは全ての情報を並列・高速に論理反転し
得ることになり、特に画像処理演算に好適に応用でき
る。
図面は本発明に係る記憶装置の実施例を示すものであ
り、その第１図は概略構成図、第２図は素子の説明図、
第３図はブロック回路図、第４図〜第６図は動作説明図
である。 符号Ｄは電子線検出手段、Ｔは駆動手段、Ｅは固体電子
線源、EBは電子線、MU1、MU2はメモリユニット、SP、SG
は偏向電極である。
り、その第１図は概略構成図、第２図は素子の説明図、
第３図はブロック回路図、第４図〜第６図は動作説明図
である。 符号Ｄは電子線検出手段、Ｔは駆動手段、Ｅは固体電子
線源、EBは電子線、MU1、MU2はメモリユニット、SP、SG
は偏向電極である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹之内 雅典 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 下田 勇 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 奥貫 昌彦 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内
Claims (5)
- 【請求項１】電子線源と電子線検出手段と該電子線検出
手段の信号により前記電子線源を駆動する駆動手段とを
１つの要素とし、少なくとも２つの前記要素で１つの記
憶単位を構成し、少なくとも２つの前記記憶単位の間で
電子線を送受して、前記記憶単位のどの要素が電子線を
送受するかで決まる論理値情報を記憶する手段を有する
ことを特徴とする記憶装置。 - 【請求項２】複数の前記記憶単位を有する基板を少なく
とも２枚対向して配置し、前記電子線を送受する少なく
とも１つの前記記憶単位を、前記基板のそれぞれに設け
た特許請求の範囲第１項に記載の記憶装置。 - 【請求項３】前記対向させた基板間に交互に逆方向の電
磁界を印加するようにして電子線を送受するようにした
特許請求の範囲第２項に記載の記憶装置。 - 【請求項４】前記電子線を偏向する手段を有する特許請
求の範囲第１項に記載の記憶装置。 - 【請求項５】前記電子線を偏向する手段によって電子線
を偏向して、前記電子線を送受する要素を切換えること
によって論理反転演算を行う特許請求の範囲第４項に記
載の記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191862A JP2551763B2 (ja) | 1986-08-15 | 1986-08-15 | 記憶装置 |
| DE3788318T DE3788318T2 (de) | 1986-06-23 | 1987-06-23 | Verfahren und Anordnung zur Datenübertragung unter Verwendung eines Elektronenstrahls. |
| EP87305598A EP0256641B1 (en) | 1986-06-23 | 1987-06-23 | Method and apparatus for transferring information by utilizing electron beam |
| US07/902,783 US5355127A (en) | 1986-06-23 | 1992-06-24 | Method and apparatus for transferring information by utilizing electron beam |
| US08/242,236 US5574438A (en) | 1986-06-23 | 1994-05-13 | Method for transferring information, and in particular for performing a logic operation, using electron beams |
| US08/449,834 US5576699A (en) | 1986-06-23 | 1995-05-24 | Method and apparatus for transferring information by utilizing electron beam |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191862A JP2551763B2 (ja) | 1986-08-15 | 1986-08-15 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6347855A JPS6347855A (ja) | 1988-02-29 |
| JP2551763B2 true JP2551763B2 (ja) | 1996-11-06 |
Family
ID=16281730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191862A Expired - Fee Related JP2551763B2 (ja) | 1986-06-23 | 1986-08-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551763B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2815129B2 (ja) * | 1993-07-22 | 1998-10-27 | 黒沢建設株式会社 | プレテンションプレキャストコンクリート柱 |
-
1986
- 1986-08-15 JP JP61191862A patent/JP2551763B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347855A (ja) | 1988-02-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |