JP2551054B2 - 入出力系再構成処理装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 計算機システムにおける入出力系の構成変更に伴っ
て、関係する制御ブロックを設定するための処理に関
し、 入出力系の制御ブロックの変更、削除、追加を、計算
機システムの稼動中に可能にする入出力系再構成処理方
式を目的とし、 中央処理装置、主記憶装置、該中央処理装置及び該主
記憶装置に接続するチャネル処理装置によって管理され
る入出力系を有する計算機システムにおいて、該チャネ
ル処理装置は、該中央処理装置で実行される所定の命令
の指定事項に従って、該入出力系に関する所定の制御ブ
ロックの追加及び削除、及び該制御ブロックに保持する
構成情報の変更を行う処理を実行し、該処理の結果を所
定の割込によって該中央処理装置に通知するように構成
する。

〔産業上の利用分野〕 本発明は、計算機システムにおける入出力系の再構成
に伴う制御ブロックの設定処理に係り、特に入出力系の
制御ブロックの変更、削除、追加を計算機システムの稼
動中に行って、再構成を有効化することを可能にする入
出力系再構成処理装置に関する。

〔従来の技術と発明が解決しようとする問題点〕

第４図は計算機システムの構成例を示すブロック図で
ある。

中央処理装置（以下においてCPUという。以下同様に
略号を示す）１は、主記憶装置（MSU）２にロードされ
たプログラムを実行して、MSU2上のデータを処理し、又
入出力系３による入出力動作を起動する。

入出力系３は、チャネル処理装置（IOP）４の制御の
下に、IOP4に接続するチャネル装置5a、5b等と、チャネ
ル装置5a、5b等に接続する入出力制御装置6a、6b等と、
入出力制御装置6a、6b等に接続する入出力装置７等から
なり、IOP4によってCPU1及びMSU2に接続する。

以上のCPU1、IOP4及びMSU2相互間の通信を制御するた
めに主記憶制御装置８が設けられる。なお、図では説明
のために、CPU、IOP共に１装置のみの比較的簡単な構成
を示しているが、それらは２装置以上であってもよく、
以下に述べる説明はそのような構成の場合にも同様に適
用される。

主記憶制御装置８から１つの入出力装置に至るパスは
一般に複数設けられ、図の例では入出力装置７は入出力
制御装置6a又は6bを通る２本のパスを使用することがで
きる。

入出力系３における入出力動作は、CPU1で実行される
適当な入出力命令（例えばSSCH（スタートサブチャネ
ル）命令）の実行によって開始される。

例えば、上記命令の実行によって、そのオペランドと
して指定されるサブチャネル番号で識別されるサブチャ
ネル制御ブロック（SCB）に、命令で指定された入出力
動作の指示が設定され、そのSCBが実行待行列にエンキ
ューされる。その後IOP4に処理要求が発行されて、該命
令の実行は終了する。

こゝで各サブチャネルは各入出力装置に１対１に対応
して設けられ、従ってサブチャネル番号によってそれに
対応する１つの入出力装置が決定する。サブチャネル番
号で識別されるSCBには、当該入出力装置に関する制御
情報及びその入出力装置に至る全パスの構成を示す情報
その他が保持される。

又SCBをエンキューする実行待行列は、実行待行列制
御ブロック（XQCB）をキューターミナルとして構成し、
XQCBはパスの選択制御等に都合のよいように、例えば同
じ入出力装置へのパスを構成する入出力制御装置群ごと
に適当に設ける。

SCB及びXQCBは、通常MSU2のハードウェア専用域（CPU
で実行する一般命令でアドレスを指定して直接にアクセ
スすることはできない記憶領域）に設けて、システム内
に複数のIOPがある場合にも、すべてのIOPからアクセス
できるようにする。

IOP4はSSCH命令による処理要求を受けると、XQCBから
SCBをデキューして、その内容によって、利用可能なパ
スの１つを、パス上の各装置の制御ブロックを参照して
選択する。

その際参照する制御ブロックには、IOP4が自身のメモ
リに保持する、チャネル制御ブロック（CHCB）、入出力
制御装置制御ブロック（CUCB）がある。

CHCBにはそのIOPの制御下の全チャネル装置5a、5b等
について、チャネルアドレス、チャネル装置の状態、入
出力インタフェースを制御するための制御値情報等を保
持する。

又、CUCBにはそれらのチャネル装置に接続する各入出
力制御装置6a、6b等について、それらの装置の状態、タ
イプ、接続する入出力装置のデバイスアドレス等を保持
する。

IOP4は、それらの制御ブロックの情報に基づいて適当
なパスを選択すると、所要の状態等を該当制御ブロック
に設定して、選択したパス上のチャネル装置に入出力動
作の起動要求を出す。

要求を受けたチャネル装置5a、5b等は、指定の入出力
装置に対応するユニットアドレス制御ブロック（UACB）
によって、その入出力装置７等の状態を判定し、実行可
能であれば入出力制御装置6a、6b等に対して所定の入出
力インタフェースシーケンスによる起動シーケンスを実
行する。

起動シーケンスを受けた入出力制御装置6a、6b等は、
起動要求に従って入出力装置７の起動処理を開始し、起
動が完了すれば指定の入出力動作が実行される。

以上の制御の結果、例えば入出力動作の完了等によっ
て、入出力装置７等から発生する完了報告等の割込条件
は、パス上を前記と逆の方向に何れかのパスを伝達され
てチャネル装置5a、5b等からIOP4に渡される。その際チ
ャネル装置はUACBに保持される情報を参照することによ
り、入出力装置のデバイスアドレスをサブチャネル番号
に変換してIOP4に伝える。

そこでIOP4は、SCBを読み出して、割込条件により処
理を決定し、関連する各種制御ブロックに保持する状態
の変更等を行い、又割込情報をMSU2の所定領域に生成
し、CPU1に割込を発生させることにより入出力動作の結
果等を通知する。

以上のように、入出力動作の制御を実行するために、
制御ブロックのSCB、XQCB、CHCB、CUCB、UACBを参照
し、それらによって入出力系の構成情報や、各装置の制
御情報が示されることが必要である。

従って入出力系装置の増減や、各装置の機能設定等の
変更等の入出力系の再構成を行った場合には、前記の制
御ブロックの必要なものを追加新設したり、削除した
り、又一部の設定情報を変更したりすることが必要であ
り、このようにハードウェアの変更を制御ブロックに反
映して、はじめて再構成が有効になる。

従来、そのような場合には、IOPの初期化を改めて行
うように、一旦IOPをリセットして、必要な更新を行っ
た全制御ブロックの情報を適当なファイルから読み込ん
で初期設定する必要があり、多くの場合にそのためには
計算機システムを停止させる必要がある。

本発明は、計算機システムにおける入出力系の再構成
に伴う制御ブロックの新設、削除、変更を、計算機シス
テムの稼動中に可能にする入出力系再構成処理装置を目
的とする。

〔問題点を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図は計算機システムの構成を示し、11はMSU12上の入
出力系再構成命令20を実行するようにしたCPU、21は入
出力系再構成命令20で指定されるオペランドブロックで
あり、入出力系13のIOP14に設ける入出力系再構成処理
部22は、入出力系再構成命令20の実行によって起動さ
れ、CPU11から渡されるオペランド情報と、オペランド
ブロック21の内容によって指定の制御ブロックの変更、
削除、又は追加を実行する。

〔作 用〕

入出力系再構成命令20は、例えば処理する制御ブロッ
クの種類を示す命令コードを持ち、制御ブロック番号及
びオペランドブロック21のアドレスを指定する形式と
し、CPU11はこの命令を実行すると、制御ブロックの種
類、制御ブロック番号及びオペランドブロック21のアド
レスをIOP14に送って処理を要求し、命令の実行を終わ
る。

IOP14ではこの処理要求で入出力系再構成処理部22が
処理を開始し、オペランドブロック21に指定された内容
が変更であれば指定の制御ブロックの内容をオペランド
ブロック21に従って変更し、削除指定であれば指定の番
号の制御ブロックを削除し、追加指定であれば指定され
た番号の制御ブロックをオペランドブロック21に従って
生成して追加する。

以上の処理の後、処理が正常に終了した場合の構成の
変更情報、正常に処理できない場合のその旨の報告等を
所定の種類の割込の割込情報によってCPU11に通知して
処理を終わる。

以上の処理方式により、計算機システムの稼動を続け
ながら、入出力系の制御ブロックの変更等を実行して再
構成を有効化することができる。

〔実施例〕

第２図は入出力系再構成命令20を説明する図であり、
第２図（ａ）は命令形式の一例を示す。

図の45は命令コード部で入出力系再構成命令であるこ
とと、処理する制御ブロックの種別がSCB、XQCB、CHCB
及びCUCBの何れかを示す、46及び47はオペランドアドレ
ス部でそれぞれCPU11の汎用レジスタを指定し、R1で指
定する汎用レジスタに制御ブロック番号、R2で指定する
汎用レジスタにオペランドブロック21のアドレスを保持
するものとする。

第２図（ｂ）〜（ｅ）は、命令のR2で指定される汎用
レジスタで指示されるオペランドブロック21の内容構成
例を、処理対象の各種制御ブロック別に示し、全図に共
通に第０語第０バイトの「要求コード」は処理が既存制
御ブロックの内容の変更か（例えば16進00で示す）、制
御ブロックの削除か（例えば16進01）、新たな制御ブロ
ックの追加か（例えば16進02）を示し、第０語第１バイ
トは未定義である。又第０バイトが削除の指定の場合に
は、その他の領域は無視される。

第２図（ｂ）はSCBを処理する場合のオペランドブロ
ックの例であり、図の各欄に記入した名称を参照して、
「デバイス番号」はこのSCBに対応する入出力装置に付
与されている識別子、「インタフェース制御情報」は入
出力装置の制御におけるインタフェース上のプロトコ
ル、時間監視の適用有無、適用時の時間値等の指定であ
る。

又「入出力装置制御情報」は入出力装置が備える機能
に関する指定、「XQCB番号」はこのSCBに入出力動作の
要求が出た場合にエンキューするXQCBの指定であり、
「CIM」は入出力装置が接続している入出力制御装置、
「CAM」はCIMで示す入出力制御装置のうちで現に稼動可
能な装置を、それぞれビット対応形式で表示する。この
オペランドブロックは16語であるが、第３語以降は未定
義の予約領域とする。

第２図（ｃ）はXQCBを処理する場合のオペランドブロ
ックの例であって、「パス本数」はこのXQCBにつながる
SCBに対応する入出力装置に設けられているパスの数を
示し、それは次ぎに説明するCUCB番号が示される個数で
もある。

第０語の第３バイトから第３語まで未定義領域とし
て、第４語以後の各「CUCB番号」は、このXQCBに属する
入出力制御装置群の各入出力制御装置と１対１に対応す
るCUCBの番号を指定する。

第２図（ｄ）はCHCBを処理する場合のオペランドブロ
ックの例であって、「CHA」はCPUで実行される入出力命
令でこのチャネル装置を指定するためのチャネルアドレ
スであり、「チャネル制御情報」はこのチャネル装置の
種類、使用可／不可の状態、実装有無、及びその他の制
御情報である。このブロックも16語であるが、第２語以
後は未定義の予約領域とする。

第２図（ｅ）はCUCBを処理する場合のオペランドブロ
ックの例であって、「CHA」はこのCUCBに対応する入出
力制御装置が接続されるチャネル装置のチャネルアドレ
スであり、「入出力制御装置制御情報」は入出力制御装
置のタイプ、機能種類その他の情報である。

第２語から第７語までは未定義で、第８語から第15語
までの256ビットからなる「デバイスアドレスカバレジ
情報」には、アドレス０からアドレス255までのデバイ
スアドレスのうち、この入出力制御装置が管理するアド
レスをビット対応形式で表示する。

第３図は入出力系再構成処理部22の処理の流れの一例
を示し、入出力系再構成処理部22はCPU11で入出力系再
構成命令20が実行されたことにより起動されると、処理
ステップ30で、CPU11から制御ブロック種別、制御ブロ
ック番号、オペランドブロックのアドレスを受け取る。

処理ステップ31で制御ブロック種別を識別し、SCBで
あれば処理ステップ32において、第２図（ｂ）に示すオ
ペランドブロック形式に従って、オペランドブロック21
をMSU12から読み出し、指定の番号のSCBの変更、削除又
は追加をオペランドブロック21の指定に従って、MSU12
のハードウェア専用域にアクセスして実行する。

制御ブロックの処理を終了すると、処理ステップ33で
処理結果の通知情報をMSU12の所定の割込情報領域に生
成し、処理ステップ34でCPU11に例えばマシンチェック
割込を発生させることにより、処理結果を通知する。

XQCBであれば処理ステップ35において、第２図（ｃ）
に示すオペランドブロック形式に従って、MSU12上のオ
ペランドブロック21を読み出し、MSU12のハードウェア
専用域にアクセスして、指定の番号のXQCBの変更、削除
又は追加を実行し、処理結果は処理ステップ33、34によ
り前記のように割込によってCPU11に通知する。

CHCBであれば処理ステップ36において、第２図（ｄ）
に示すオペランドブロック形式に従って、MSU12上のオ
ペランドブロック21を読み出し、IOP14のメモリ上で指
定の番号のCHCBの変更、削除又は追加を実行する。

処理ステップ37において、CHCBの変更、追加の場合の
該当チャネル装置を初期化し、従ってその入出力インタ
フェースには、いわゆるシステムリセットが行われて接
続する全入出力装置の処理を停止させ、その結果の報告
を受け取る。

その結果に基づく通知情報を、処理ステップ33でMSU1
2上に生成して、処理ステップ34で前記のように割込に
よってCPU11に通知する。

CUCBであれば処理ステップ38において、第２図（ｅ）
に示すオペランドブロック形式に従って、MSU12上のオ
ペランドブロック21を読み出し、IOP14のメモリ上で指
定の番号のCUCBの変更、削除又は追加を実行する。

処理ステップ39で、CUCBの変更、追加の場合のオペラ
ンドブロック21のデバイスアドレスカバレジ情報に従っ
て、関連するチャネル装置のUACBを変更するために、各
デバイスアドレスごとの指示を当該チャネル装置に与え
て変更を実行する。その後処理ステップ33、34で前記の
ように割込によってCPU11に処理結果を通知する。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、計算
機システムの入出力系の再構成において、計算機システ
ムの稼動を続けながら、入出力系の制御ブロックの変
更、削除、追加を実行して再構成を有効化することがで
きるので、計算機システムの利用効率を向上できるとい
う著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、 第２図は入出力系再構成命令の説明図、 第３図は入出力系再構成処理部の処理の流れ図、 第４図は計算機システムの構成例ブロック図である。 図において、 １、11はCPU、２、12はMSU、 ３、13は入出力系、４、14はIOP、 5a、5bはチャネル装置、6a、6bは入出力制御装置、 ７は入出力装置、20は入出力系再構成命令、 21はオペランドブロック、 22は入出力系再構成処理部、 30〜39は処理ステップ を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置、主記憶装置、該中央処理装
   置及び該主記憶装置に接続するチャネル処理装置によっ
   て管理される入出力系を有する計算機システムの入出力
   系再構成処理装置において、 該チャネル処理装置には、該中央処理装置で実行される
   所定の命令の指定事項に従って、該入出力系に関する所
   定の制御ブロックの追加及び削除、及び該制御ブロック
   に保持する構成情報の変更を行う処理を実行すると共
   に、処理の結果を所定の割込によって該中央処理装置に
   通知する再構成処理手段を設けたことを特徴とする入出
   力系再構成処理装置。