JP2542439B2 - Bus slave device - Google Patents

Bus slave device

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JP2542439B2
JP2542439B2 JP1275153A JP27515389A JP2542439B2 JP 2542439 B2 JP2542439 B2 JP 2542439B2 JP 1275153 A JP1275153 A JP 1275153A JP 27515389 A JP27515389 A JP 27515389A JP 2542439 B2 JP2542439 B2 JP 2542439B2
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敏幸 木村
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Fujitsu Ltd
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PII EFU YUU KK
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Description

【発明の詳細な説明】 [目次] 概要 産業上の利用分野 従来の技術 発明の解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 [概要] アービタが設けられたバスに接続され、前記バスに接
続された複数のバスマスタによりスプリットモードでア
クセスされるバススレーブ装置に関し、 システムの小型化を図ることが可能となる装置の提供
を目的とし、 アクセス元のバスマスタから前記バスへ送出されたバ
ス支配権の要求レベルを記憶する手段と、スプリットモ
ードのアクセスに対する応答の送出時に記憶されていた
前記要求レベルでバス支配権を獲得する手段と、を含
む。
Detailed Description [Table of Contents] Outline Industrial field of application Conventional technology Problems to be solved by the invention Means for solving the problem Action Example Effect of the invention [Outline] Connection to a bus provided with an arbiter A bus slave device that is accessed in a split mode by a plurality of bus masters connected to the bus, and is intended to provide a device that enables downsizing of the system. Means for storing the requested level of bus mastership, and means for acquiring the bus mastership at the request level stored when the response to the split mode access was sent.

[産業上の利用分野] 本発明は、アービタが設けられたバスに接続されてそ
のバスに接続された複数のバスマスタによりスプリット
モードでアクセスされるバススレーブ装置に関する。
TECHNICAL FIELD The present invention relates to a bus slave device which is connected to a bus provided with an arbiter and which is accessed in a split mode by a plurality of bus masters connected to the bus.

複数のバスマスタ及びバススレーブのバス支配権がア
ービタで管理されるシステムにおいて、応答の遅いバス
スレーブ装置(以下、バススレーブ)がアクセスされる
と、そのアクセスが終了するまでバスが長時間に亘り占
有されるので、このアクセス中はバスがビジーとなり、
バスの使用効率が低下する。
In a system in which the bus mastership of multiple bus masters and bus slaves is managed by an arbiter, when a bus slave device with a slow response (hereinafter referred to as a bus slave) is accessed, the bus is occupied for a long time until the access is completed. As the bus is busy during this access,
Bus usage efficiency decreases.

したがって、応答の遅いバススレーブがスプリットモ
ードでアクセスされる。
Therefore, a bus slave having a slow response is accessed in the split mode.

[従来の技術] スプリットモードのアクセスは応答の遅いバススレー
ブについてのみ行われ、このモードではアクセスの途中
でバスの支配権が放棄される。
[Prior Art] The split mode access is performed only for a bus slave having a slow response, and in this mode, the mastership of the bus is abandoned during the access.

その後にバススレーブが応答可能な状態となるが、同
バススレーブの要求でバスの支配権が獲得され、アクセ
ス元のバスマスタに対する応答が開始される。
After that, the bus slave becomes ready to respond, but the bus mastership is acquired by the request of the bus slave, and the response to the bus master of the access source is started.

このため、スプリットモードのアクセス中に他のアク
セスを行え、したがって、バスの使用効率を高めること
が可能となる。
Therefore, another access can be performed during the access in the split mode, so that the bus usage efficiency can be improved.

第6図ではスプリットアクセスが行われるシステムの
バス構成が説明されており、同図において、バスマスタ
14−1・・・14−n,バススレーブ16−m・・・16−zか
らバス支配権獲得の要求がバス信号線*REQ1・・・n,m
・・・zを各々介してアービタ10に与えられる。
FIG. 6 illustrates the bus configuration of a system in which split access is performed.
14-1 ... 14-n, bus slaves 16-m ... 16-z request bus mastership from bus signal line * REQ1 ... n, m
... is given to the arbiter 10 via each z.

これにより各バスマスタ14−1・・・14−n,バススレ
ーブ16−m・・・16−zの要求レベルが定められ、アー
ビタ10ではバス支配権の獲得を許可すべきバスマスタ14
−1・・・又は14−n,あるいはバススレーブ16−m・・
・又は16−zが要求レベルで示される優先順位に従って
決定される。
As a result, the required levels of the bus masters 14-1 ... 14-n and the bus slaves 16-m ... 16-z are determined, and the arbiter 10 should permit the mastership of the bus master 14 to obtain the bus mastership.
-1 ... or 14-n, or bus slave 16-m ...
-Or 16-z is decided according to the priority shown by the request level.

そのアービタ10からバスマスタ14−1・・・又は14−
n,あるいはバススレーブ16−m・・・又は16−zにバス
支配権の獲得許可が信号線*BG1・・・又はzを介して
与えられ、バスの支配権が獲得されると、ノーマルモー
ド又はスプリットモードのアクセスが開始される。
From the arbiter 10 to the bus master 14-1 ... or 14-
n, or the bus slaves 16-m ... or 16-z, are given permission to acquire the bus control right via the signal line * BG1 ... or z, and when the bus control right is acquired, the normal mode is acquired. Alternatively, access in split mode is started.

[発明が解決しようとする課題] しかしながら、バス支配権獲得の要求レベルがバスマ
スタ,バススレーブ毎に異なり、これらへバス支配権の
獲得許可が個別に与えられるので、バスマスタ,バスス
レーブの数とともにバス信号線の本数が増加してそれら
の実装効率が低下し、システムが大型化する。
[Problems to be Solved by the Invention] However, the required level of bus mastership is different for each bus master and bus slave, and the mastership of bus mastership is given to each of them individually. The number of signal lines increases, their mounting efficiency decreases, and the system becomes large.

本発明は上記従来の事情に鑑みてなされたものであ
り、その目的は、バス信号線を削減してシステムを小型
化することが可能となるバススレーブ装置を提供するこ
とにある。
The present invention has been made in view of the above-mentioned conventional circumstances, and an object thereof is to provide a bus slave device capable of reducing the number of bus signal lines and downsizing the system.

[課題を解決するための手段] 第1図(A)において、アービタ10が設けられたバス
12に複数のバスマスタ14−1,14−2・・・14−i及びバ
ススレーブ16−1,16−2・・・16−jが接続され、いず
れかのバススレーブ(バススレーブ装置)16−1がバス
マスタ14−1,14−2・・・又は14−iによりスプリット
モードでアクセスされる。
[Means for Solving the Problem] In FIG. 1 (A), a bus provided with an arbiter 10.
A plurality of bus masters 14-1, 14-2 ... 14-i and bus slaves 16-1, 16-2 ... 16-j are connected to 12 and any of the bus slaves (bus slave devices) 16- 1 is accessed in split mode by the bus master 14-1, 14-2 ... Or 14-i.

そのスプリットモードでアクセスされるバススレーブ
16−1には、アクセス元のバスマスタ14−1,14−2・・
・又は14−iからバス12へ送出されたバス支配権の要求
レベルを配置する手段18と、スプリットモードのアクセ
スに対する応答の送出時に記憶されていた要求レベルで
バス支配権を獲得する手段20と、が同図(B)のように
含まれる。
Bus slaves accessed in that split mode
16-1 includes bus masters 14-1, 14-2, ...
Or means for arranging the request level of the bus mastership sent from 14-i to the bus 12, and means 20 for obtaining the bus mastership at the request level stored at the time of sending the response to the split mode access , Are included as shown in FIG.

[作用] 本発明では、スプリットモードでアクセスされるバス
スレーブ16−1においてアクセス元からバス12へ送出さ
れたバス支配権の要求レベルが記憶され、スプリットモ
ードのアクセスに対する応答の送出時にアクセス先のバ
ススレーブ16−1によりバス支配権が記憶レベルで獲得
されることから、このバススレーブ16−1はアクセス元
と同一のバス信号線を利用してバス支配権の獲得を要求
し、また、その獲得許可を受けることが可能となる。
[Operation] According to the present invention, the request level of the bus mastership transmitted from the access source to the bus 12 is stored in the bus slave 16-1 accessed in the split mode, and the request destination of the access destination is transmitted when the response to the split mode access is transmitted. Since the bus slave 16-1 acquires the bus control right at the memory level, the bus slave 16-1 requests the acquisition of the bus control right by using the same bus signal line as the access source, and It will be possible to obtain an acquisition permit.

このため、スプリットモードでアクセスされるバスス
レーブ16−1をノーマルモードでアクセスされる高速な
他のスレーブ16−2・・・16−jと要求のレベルで区別
することが不要となる。
Therefore, it becomes unnecessary to distinguish the bus slave 16-1 accessed in the split mode from the other high-speed slaves 16-2 ... 16-j accessed in the normal mode at the request level.

したがって、バス支配権の獲得を要求し、また、その
獲得許可を受けるために使用されるバス信号線を全ての
バススレーブ16−1,16−2・・・16−jについて省略で
きる。
Therefore, the bus signal lines used for requesting the acquisition of the bus control right and receiving the acquisition permission can be omitted for all the bus slaves 16-1, 16-2, ... 16-j.

例えば、前述した第6図と同様なシステムは第2図の
ように構成でき、このシステムにおいては、バス支配権
の獲得を要求し、また、その獲得許可を受けるために使
用されるバス信号線がバスマスタ14−1・・・14−nに
ついてのもののみとなり、バススレーブ16−m・・・16
−zについてのものが省略される(バスマスタ14−1・
・・14−nの信号線*REQ1〜n及び*BG1〜nだけを用
意してこれらをバスマスタ14−1・・・14−n側とバス
スレーブ16−m・・・16−z側とで共通使用し、バスス
レーブ数に2を乗じた本数の信号線を削減する)。
For example, a system similar to that of FIG. 6 described above can be configured as shown in FIG. 2, and in this system, a bus signal line used to request acquisition of bus mastership and to receive the acquisition permission. Is only for bus masters 14-1 ... 14-n, and bus slaves 16-m ... 16
-Z is omitted (bus master 14-1.
..Preparing only the 14-n signal lines * REQ1 to n and * BG1 to n for the bus master 14-1 ... 14-n side and the bus slave 16-m ... 16-z side Commonly used, and reduce the number of signal lines by multiplying the number of bus slaves by 2.)

[実施例] 第3図において、アービタ10が設けられたバス12はア
ービトレーション用の信号線*BR1・・・n,*BG1・・・
n,*BUSY,制御用の信号線CLK,*START,*ACK,スプリッ
トサイクル制御用の信号線*PSTART,*PBUSY,アドレス
/データ共用のバス線A/D BUSで構成されている。
[Embodiment] In FIG. 3, a bus 12 provided with an arbiter 10 has signal lines * BR1 ... n, * BG1 ... for arbitration.
n, * BUSY, control signal line CLK, * START, * ACK, split cycle control signal line * PSTART, * PBUSY, address / data shared bus line A / D It is composed of BUS.

このバス12にはアービトレーション用信号線*BR1・
・・n,*BG1・・・nの本数分のバスマスタ14−1,14−
2・・・14−nが接続されている。
This bus 12 has an arbitration signal line * BR1.
..N, * BG1 ... n bus masters 14-1, 14-
2 ... 14-n are connected.

また、バススレーブとしてディスクコントローラボー
ド16−1,メモリボート16−2もバス12に接続されてお
り、ディスクコントローラボード16−1にはディスク装
置30が接続されている。
A disk controller board 16-1 and a memory boat 16-2 are also connected to the bus 12 as bus slaves, and a disk device 30 is connected to the disk controller board 16-1.

本実施例ではアクセスに対する応答の遅いディスクコ
ントローラボード16−1がスプリットモードでアクセス
されており、第4図にその構成を示す。
In this embodiment, the disk controller board 16-1 which has a slow response to the access is accessed in the split mode, and its configuration is shown in FIG.

第4図において、アドレスデコーダ40にはバス線A/D
BUS,信号線*PSTARTが接続されており、ディスクコン
トローラボード16−1がスプリットモードでアクセスさ
れたときに、そのアドレスデコーダ40からSCSI制御回路
42へディスク装置30のアクセス開始が通知される。
In FIG. 4, the address decoder 40 has a bus line A / D.
BUS, signal line * PSTART is connected, and when the disk controller board 16-1 is accessed in split mode, the address decoder 40 sends the SCSI control circuit.
The access start of the disk device 30 is notified to 42.

SCSI制御回路42からは、データ転送又は応答の準備が
整ったタイミングで、ドライブ回路44,BUSY制御回路46,
ACK制御回路48に指示が与えられ、ドライブ回路44にSCS
I制御回路42から指示が与えられると、そのドライブ回
路44から信号線*BR1〜nへデータの送出が可能となっ
たときにアクセス元と同一なレベルのバス支配権獲得要
求*REQ1・・・又はnがアサートされる。
From the SCSI control circuit 42, when the data transfer or response is ready, the drive circuit 44, BUSY control circuit 46,
An instruction is given to the ACK control circuit 48, and the SCS is given to the drive circuit 44.
When an instruction is given from the I control circuit 42, when the data can be transmitted from the drive circuit 44 to the signal lines * BR1 to BRn, the bus control right acquisition request * REQ1 ... Or n is asserted.

また、BUSY制御回路46にSCSI制御回路42から指示が与
えられた後、バス12の支配権獲得がマルチプレクサ50の
出力及び信号線*BUSYのレベルよりBUSY制御回路46で確
認されると、BUSY制御回路46からビジー信号が信号線*
BUSYに送出される。
Further, after the SCSI control circuit 42 gives an instruction to the BUSY control circuit 46, if the acquisition of the control right of the bus 12 is confirmed by the BUSY control circuit 46 from the output of the multiplexer 50 and the level of the signal line * BUSY, the BUSY control circuit 46 is controlled. Busy signal from circuit 46 is signal line *
Dispatched to BUSY.

さらに、ACK制御回路48へSCSI制御回路42から指示が
与えられることにより、アクセス元に対するACK信号が
信号線*ACKへACK制御回路48から送出される。
Further, when an instruction is given from the SCSI control circuit 42 to the ACK control circuit 48, an ACK signal for the access source is sent from the ACK control circuit 48 to the signal line * ACK.

そして、マルチプレクサ50にはエンコーダ52を介して
ラッチ54の出力が与えられており、その出力と対応した
信号線*BG1・・・又はnの入力がマルチプレクサ50で
選択されてBUSY制御回路46へ出力される。
The output of the latch 54 is given to the multiplexer 50 via the encoder 52, and the input of the signal line * BG1 ... Or n corresponding to the output is selected by the multiplexer 50 and output to the BUSY control circuit 46. To be done.

ドライブ回路44にもラッチ54の出力がデコーダ56を介
して与えられる。
The output of the latch 54 is also given to the drive circuit 44 via the decoder 56.

このラッチ54には信号線*PBUSY,*BR1・・・nが接
続されており、スプリットモードのアクセスが開始され
るときに信号線*BR1・・・nのいずれかから入力され
たバス支配権獲得の要求*REQ1・・・又はnがラッチ54
で記憶保持される。
Signal lines * PBUSY, * BR1 ... n are connected to the latch 54, and the bus control right input from any of the signal lines * BR1 ... n when the split mode access is started. Acquisition request * REQ1 ... or n is latch 54
It is stored and stored in.

第5図では本実施例の作用が説明されており、最初
に、バスマスタ14−1から信号線*BR1へ同図(F)の
ようにバス支配権獲得の要求*REQ1が送出され、同図
(H)のようにバス12の支配権獲得が許可される。
The operation of this embodiment is described in FIG. 5. First, a bus mastership acquisition request * REQ1 is sent from the bus master 14-1 to the signal line * BR1 as shown in FIG. As shown in (H), acquisition of control of the bus 12 is permitted.

そのアクセスは同図(B)のようにノーマルモードで
行われ、同図(J),(K)のようにメモリボード16−
2へデータが書き込まれる。
The access is performed in the normal mode as shown in FIG. 7B, and the memory board 16-is provided as shown in FIGS.
Data is written to 2.

次に、バスマスタ14−2から信号線*BR2へ同図
(G)のようにバス支配権獲得の要求*REQ2が送出さ
れ、同図(I)のようにバス12の支配権獲得が許可され
る。
Next, the bus master 14-2 sends a bus control right acquisition request * REQ2 to the signal line * BR2 as shown in FIG. 9G, and the bus 12 control right acquisition is permitted as shown in FIG. It

このアクセスはディスクコントローラボード16−1に
対して同図(B)のようにスプリットモードで行なれ、
このときのバス支配権は同図(C),(D)のようにア
クセスの途中で放棄される。
This access can be made to the disk controller board 16-1 in split mode as shown in FIG.
The bus control right at this time is abandoned during the access as shown in FIGS.

ただし、信号線*PBUSYは同図(E)のようにアクセ
ス開始時からスプリットモードを示すレベルのままとな
り、このときの要求レベル(*REQ2)がディスクコント
ローラボード16−1でラッチされる。
However, the signal line * PBUSY remains at the level indicating the split mode from the start of access as shown in FIG. 8E, and the request level (* REQ2) at this time is latched by the disk controller board 16-1.

このようにしてバス12が解放されると、バスマスタ14
−1から信号線*BR1へ同図(F)のようにバス支配権
獲得の要求*REQ1が再び送出され、同図(H)のように
バス12の支配権獲得が許可される。
When the bus 12 is released in this way, the bus master 14
The bus control right acquisition request * REQ1 is again sent from -1 to the signal line * BR1 as shown in FIG. 6F, and the bus 12 acquisition is permitted as shown in FIG.

そのアクセスは前回と同様にして同図(B)のように
ノーマルモードで行われる。
The access is performed in the normal mode as shown in FIG.

今回は同図(J),(K)のようにメモリボード16−
2からデータが読み出される。
This time, as shown in (J) and (K) of the figure, the memory board 16-
Data is read from 2.

そして、バスマスタ14−1による2回目のノーマルア
クセスが終了すると、ラッチされていたバス支配権獲得
の要求*REQ2がディスクコントローラボード16−1から
信号線*BR2へ同図(G)のように送出され、バス支配
権の獲得が同図(I)のように許可される。
Then, when the second normal access by the bus master 14-1 is completed, the latched request for acquiring bus mastership * REQ2 is sent from the disk controller board 16-1 to the signal line * BR2 as shown in FIG. Then, the acquisition of the bus control right is permitted as shown in FIG.

この結果、ディスクコントローラボート16−1とバス
マスタ14−2との間でデータの転送が行われ、その完了
でスプリットモードのアクセスが終了する。
As a result, data transfer is performed between the disk controller board 16-1 and the bus master 14-2, and the completion of the split mode access is completed.

以上説明したように本実施例によれば、スプリットモ
ードのアクセスが開始されるときにバス支配権獲得の要
求レベルがアクセス先でラッチされ、このアクセスが再
開されるときに、ラッチされていた要求レベルを用いて
バス支配権がアクセス先で獲得されることから、スプリ
ットモードとノーマルモードのアクセス先を要求レベル
で区別することが不要となる。
As described above, according to the present embodiment, the request level of bus mastership is latched at the access destination when the split mode access is started, and the latched request is resumed when the access is restarted. Since the bus mastership is obtained at the access destination using the level, it is not necessary to distinguish the access destination in the split mode and the normal mode by the request level.

したがって、バス支配権の獲得を要求し、また、その
獲得許可を受けるために使用されるバス信号線を全ての
スレーブ側について省略できる。
Therefore, the bus signal line used for requesting acquisition of the bus control right and for receiving the acquisition permission can be omitted for all slave sides.

このため、バス信号線の本数を削減して各マスタ及び
スレーブの実装効率を高め、システムをより小型化する
ことが可能となる。
Therefore, it is possible to reduce the number of bus signal lines, improve the mounting efficiency of each master and slave, and further downsize the system.

[発明の効果] 以上説明したように本発明によれば、バス使用権の獲
得要求が送出されるバス信号線とその獲得許可が送出さ
れる信号線の本数を各々バスマスタ数に削減できるの
で、スプリットモードを利用して効率的なアクセスの行
える高速なシステムを小型化することが可能となる。
[Effects of the Invention] As described above, according to the present invention, the number of bus signal lines to which a bus use right acquisition request is transmitted and the number of signal lines to which acquisition permission thereof is transmitted can be reduced to the number of bus masters, By using the split mode, it is possible to downsize a high-speed system capable of efficient access.

【図面の簡単な説明】[Brief description of drawings]

第1図は発明の原理説明図、 第2図は発明が適用されたシステムの説明図、 第3図は実施例の構成説明図、 第4図はディスクコントローラボードの構成説明図、 第5図は実施例の作用を説明するタイムチャート、 第6図は従来技術の説明図、 である。 10……アービタ 12……バス 14−1,14−2…14−n……バスマスタ 16−1……ディスクコントローラボード 16−2……メモリボード 30……ディスク装置 40……アドレスデコーダ 42……SCSI制御回路 44……ドライブ回路 46……BUSY制御回路 48……ACK制御回路 50……マルチプレクサ 52……エンコーダ 54……ラッチ 56……デコーダ 1 is an explanatory view of the principle of the invention, FIG. 2 is an explanatory view of a system to which the invention is applied, FIG. 3 is an explanatory view of the configuration of an embodiment, FIG. 4 is an explanatory view of the configuration of a disk controller board, and FIG. Is a time chart for explaining the operation of the embodiment, and FIG. 6 is an explanatory view of the prior art. 10 ...... Arbiter 12 ...... Bus 14-1, 14-2 ... 14-n ...... Bus master 16-1 ...... Disk controller board 16-2 ...... Memory board 30 ...... Disk device 40 ...... Address decoder 42 ...... SCSI control circuit 44 …… Drive circuit 46 …… BUSY control circuit 48 …… ACK control circuit 50 …… Multiplexer 52 …… Encoder 54 …… Latch 56 …… Decoder

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】アービタが設けられたバスに接続され、前
記バスに接続された複数のバスマスタによりスプリット
モードでアクセスされるバススレーブ装置において、 アクセス元のバスマスタから前記バスへ送出されたバス
支配権の要求レベルを記憶する手段と、 スプリットモードのアクセスに対する応答の送出時に記
憶されていた前記要求レベルでバス支配権を獲得する手
段と、 を含む、 ことを特徴とするバススレーブ装置。
1. A bus slave device connected to a bus provided with an arbiter and accessed in a split mode by a plurality of bus masters connected to the bus, wherein the bus mastership transmitted from the access source bus master to the bus. And a means for acquiring the bus control right at the request level stored at the time of sending the response to the access in the split mode, the bus slave device.
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