JP2541268B2 - Lead structure of semiconductor device - Google Patents
Lead structure of semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔概要〕 フィルムキャリアに組み込んだICチップを、パッケー
ジに収容封止する半導体装置に関する。The present invention relates to a semiconductor device in which an IC chip incorporated in a film carrier is housed and sealed in a package.
信号線路系の整合がとれて、利得が大きい半導体装置
のリード構造を提供することを目的とし、 フィルムキャリアに組み込んだICチップをパッケージ
のチップ収容凹部に収容封止する半導体装置において、
該パッケージは、第１層のセラミック基板、中央に該チ
ップ収容凹部を有する枠形の第２層のセラミック基板、
中央に該チップ収容凹部の外形よりも大きい孔を有する
枠形の第３層のセラミック基板、該第３層のセラミック
基板と同形状の第４層のセラミック基板がこの順に積層
され、該第２層のセラミック基板の上面に、放射状に形
成されたストリップ線路構成の入出力パターン及びアー
スパターンを有するものであり、 該フィルムキャリアは、該入出力パターンの内側端部
と該ICチップの電極とを接続する入出力リードと、該ア
ースパターンの内側端部と該ICチップのアース電極とを
接続するアースリードと、該入出力リード及び該アース
リードの上面を架橋する上部絶縁層の上面に形成した上
部アース膜と、該上部絶縁膜を貫通し該アースリードと
該上部アース膜とを接続するビヤと、該入出力リード及
び該アースリードの下面を架橋する下部絶縁層の下面に
形成した下部アース膜と、該下部絶縁層を貫通し該アー
スリードと該下部アース膜とを接続するビヤとを有する
構成とする。In order to provide a lead structure for a semiconductor device in which the signal line system is matched and the gain is large, in a semiconductor device in which an IC chip incorporated in a film carrier is housed and sealed in a chip housing recess of a package,
The package includes a first-layer ceramic substrate, a frame-shaped second-layer ceramic substrate having the chip accommodating recess in the center,
A frame-shaped third layer ceramic substrate having a hole larger than the outer shape of the chip accommodating recess in the center, and a fourth layer ceramic substrate having the same shape as the third layer ceramic substrate are stacked in this order, and the second The upper and lower layers of the ceramic substrate have a stripline input / output pattern and a ground pattern formed radially, and the film carrier has an inner end portion of the input / output pattern and an electrode of the IC chip. It is formed on the input / output lead to be connected, the ground lead connecting the inner end of the ground pattern and the ground electrode of the IC chip, and the upper surface of the upper insulating layer bridging the upper surface of the input / output lead and the ground lead. An upper ground film, a via penetrating the upper insulating film to connect the ground lead to the upper ground film, and a lower insulating layer bridging the input / output lead and the lower surface of the ground lead. A structure including a lower ground layer formed on the lower surface of the layer, and vias that pass through the lower insulation layer for connecting the said ground lead and said lower ground layer.
本発明は、フィルムキャリアに組み込んだICチップ
を、パッケージに収容封止する半導体装置に関する。The present invention relates to a semiconductor device in which an IC chip incorporated in a film carrier is housed and sealed in a package.
集積回路技術の進歩に伴い増幅回路等の単位回路機能
を備えたICチップ（LSIチップを含む）を、フィルムキ
ャリアのリード端子に接続してフィルムキャリアに組込
み、さらにフィルムキャリアを多層セラミック構造のパ
ッケージのチップ収容凹部に封止した半導体装置が提供
されている。As integrated circuit technology advances, IC chips (including LSI chips) that have unit circuit functions such as amplifier circuits are connected to the lead terminals of the film carrier and embedded in the film carrier, and the film carrier has a multilayer ceramic structure package. There is provided a semiconductor device sealed in the chip accommodating recess.
このような半導体装置は、信号の高速化に伴い信号線
路系のインピーダンスの整合をとることが要求されてい
る。In such a semiconductor device, it is required to match the impedance of the signal line system as the signal speed increases.
第３図は従来のフィルムキャリアの斜視図、第４図は
従来の半導体装置の側断面図である。FIG. 3 is a perspective view of a conventional film carrier, and FIG. 4 is a side sectional view of a conventional semiconductor device.
第３図において、２は、ICチップ１を連続して配設す
るフィルムキャリアであって、帯状の絶縁樹脂テープ３
の両側縁に沿って、スプロケット孔４を２列に配列し、
中央部にチップ用ホール７を１列に配列している。In FIG. 3, reference numeral 2 denotes a film carrier on which the IC chips 1 are continuously arranged, and a strip-shaped insulating resin tape 3 is provided.
Arrange the sprocket holes 4 in two rows along both side edges of
The chip holes 7 are arranged in a line at the center.
フィルムキャリア２は、このチップ用ホール７内にIC
チップ１を連続的に組込んでいくもので、主要工程とし
て、テープ工程と組立工程がある。The film carrier 2 has an IC inside the hole 7 for the chip.
The chips 1 are continuously incorporated, and the main process includes a tape process and an assembly process.
フィルムキャリア２はテープ工程において、接着剤付
き絶縁樹脂テープ３を帯状に切断し、スプロケット孔４
及びチップ用ホール７をパンチングし、さらにチップ用
ホール７のそれぞれの４辺の外側に、平行に長孔８をパ
ンチングする。In the tape process, the film carrier 2 is formed by cutting the insulating resin tape 3 with the adhesive into strips and sprocket holes 4
The chip holes 7 are punched, and the long holes 8 are punched in parallel to the outsides of the four sides of the chip holes 7.
次に銅箔をラミネートして、フォトレジスト手段，エ
ッチング手段により、それぞれの長孔８を架橋し先端が
チップ用ホール７内に突出する細長い短冊形の所望数の
入出力リード５及びアースリード６を設ける。Then, a copper foil is laminated, and a desired number of elongated strip-shaped input / output leads 5 and ground leads 6 each of which has a long hole 8 bridged by a photoresist means and an etching means and the tip of which projects into the chip hole 7. To provide.
組立工程で、ICチップ１を下方よりチップ用ホール７
に挿入し、ICチップ１の電極を、対応する入出力リード
５又はアースリード６に位置合わせし、例えば電極面に
設けたAuバンプを、それぞれの入出力リード５又はアー
スリード６の内側端部に接合して、ICチップ１をフェー
スアップにボンデングする。In the assembly process, insert the IC chip 1 from below into the chip hole 7
, The electrodes of the IC chip 1 are aligned with the corresponding input / output leads 5 or the ground leads 6, and Au bumps provided on the electrode surface, for example, are attached to the inner end portions of the respective input / output leads 5 or the ground leads 6. Then, the IC chip 1 is bonded face up.
その後、入出力リード5,アースリード６の外側の端部
が額縁状の絶縁樹脂テープの周辺のそれぞれより外側に
突出するように、長孔８を通過する角形の鎖線Ｘに沿っ
て、入出力リード5,アースリード６及び絶縁樹脂テープ
３を切断してICチップ１を帯状の絶縁樹脂テープ３より
取出す。After that, the input / output is performed along the rectangular chain line X passing through the long hole 8 so that the outer ends of the input / output lead 5 and the ground lead 6 project outward from the periphery of the frame-shaped insulating resin tape. The IC chip 1 is taken out from the band-shaped insulating resin tape 3 by cutting the lead 5, the ground lead 6 and the insulating resin tape 3.
上述のようにフィルムキャリア２に組込んだICチップ
１は、第４図に示すようにパッケージングされる。The IC chip 1 incorporated in the film carrier 2 as described above is packaged as shown in FIG.
第４図において、10は、中央に直方体状のチップ収容
凹部17を有する多層構造のセラミック基板よりなるパッ
ケージである。In FIG. 4, reference numeral 10 denotes a package made of a multilayer ceramic substrate having a rectangular parallelepiped chip accommodating recess 17.
パッケージ10は、中央にICチップ１を収容するチップ
収容凹部17を有する第２層のセラミック基板10−２を、
第１層のセラミック基板10−１の上層に積層し、第２層
のセラミック基板10−２の上層に中央にチップ収容凹部
17よりも大きい孔を有する枠形の第３層のセラミック基
板10−３を積層し、第３層のセラミック基板10−３の上
層に第３層のセラミック基板と同形の第４層のセラミッ
ク基板10−４を積層し、最上層に額縁形の第５層のセラ
ミック基板10−５を積層したものである。The package 10 includes a second layer ceramic substrate 10-2 having a chip accommodating recess 17 for accommodating the IC chip 1 in the center,
The first layer ceramic substrate 10-1 is laminated on the upper layer, and the second layer ceramic substrate 10-2 is formed on the upper layer and the chip accommodating recess is formed in the center.
A frame-shaped third layer ceramic substrate 10-3 having holes larger than 17 is laminated, and a fourth layer ceramic substrate of the same shape as the third layer ceramic substrate is laminated on the third layer ceramic substrate 10-3. 10-4 are laminated, and a frame-shaped fifth layer ceramic substrate 10-5 is laminated on the uppermost layer.
また、パッケージ10には、第１層のセラミック基板10
−１の上面の収容凹部を除いたほぼ全面に下部アース層
15を設け、第２層のセラミック基板10−２の上面に放射
状に側端面に通ずる多数の入出力パターン11及びアース
パターン12を設けている。In addition, the package 10 includes the first layer ceramic substrate 10
-1 The lower ground layer is formed on almost the entire surface of the upper surface of the -1 except for the accommodation recess
15 are provided, and a large number of input / output patterns 11 and ground patterns 12 are provided on the upper surface of the second layer ceramic substrate 10-2 so as to communicate radially with the side end surfaces.
また、第３層のセラミック基板10−３の上面のほぼ全
面に上部アース層16を設けている。An upper ground layer 16 is provided on almost the entire upper surface of the third-layer ceramic substrate 10-3.
一方、パッケージ10の外周の４側壁に、側壁からパッ
ケージ底面に繋がるＬ形の入出力電極13を入出力パター
ン11に対応して設けて、入出力パターン11の外側端末に
接続している。On the other hand, L-shaped input / output electrodes 13 connected from the side walls to the bottom surface of the package are provided on the four side walls of the outer periphery of the package 10 in correspondence with the input / output pattern 11 and are connected to the terminals outside the input / output pattern 11.
また、パッケージ10の側壁に、側壁からパッケージ底
面に繋がるＬ形のアース電極14をアースパターン12に対
応して設けて、アースパターン12の外側端末に接続して
いる。In addition, an L-shaped ground electrode 14 connected from the side wall to the bottom of the package is provided on the side wall of the package 10 corresponding to the ground pattern 12, and is connected to the outer end of the ground pattern 12.
さらにアース電極14は、下部アース層15の接続突片部
及び上部アース層16の接続突片部に接続している。Further, the ground electrode 14 is connected to the connecting protrusion of the lower ground layer 15 and the connecting protrusion of the upper ground layer 16.
ICチップ１をチップ収容凹部17に挿入してダイボンデ
ィングし、入出力リード５の端末を対応する入出力パタ
ーン11の内側端部に重ね熱圧着等し接続している。また
アースリード６の端末を対応するアースパターン12の内
側端部に重ね、熱圧着等し接続している。The IC chip 1 is inserted into the chip accommodating recess 17 and is die-bonded, and the ends of the input / output leads 5 are connected to the inner end portions of the corresponding input / output pattern 11 by thermocompression bonding or the like. Further, the end of the earth lead 6 is placed on the inner end of the corresponding earth pattern 12 and connected by thermocompression bonding or the like.
そして、第５層のセラミック基板の上面に蓋18を密着
して、チップ収容凹部17に収容したICチップ１を封止し
ている。Then, the lid 18 is closely attached to the upper surface of the fifth-layer ceramic substrate to seal the IC chip 1 housed in the chip housing recess 17.
上述の半導体装置は、パッケージ10の入出力電極13及
びアース電極14のそれぞれの底部を、回路基板40に配設
したパッド41にそれぞれ位置合わせし、半田付け等して
回路基板40に実装している。In the semiconductor device described above, the bottoms of the input / output electrode 13 and the ground electrode 14 of the package 10 are respectively aligned with the pads 41 arranged on the circuit board 40, and soldered or the like to mount them on the circuit board 40. There is.
上記のように入出力パターン11を、セラミック層を介
して下部アース層15と上部アース層16で挟み、サンドウ
イッチストリップ線路の内導体とすることにより入出力
パターン11に流れる高周波信号の廻り込みを防ぎ、接地
インピーダンスを小さくして、インピーダンスを整合さ
せ利得の向上を図っている。As described above, the input / output pattern 11 is sandwiched between the lower ground layer 15 and the upper ground layer 16 with the ceramic layer interposed therebetween, and is used as the inner conductor of the sandwich strip line, so that the high-frequency signal flowing in the input / output pattern 11 is spilled. This is done to reduce the ground impedance and match the impedance to improve the gain.
上記従来例の記号線路系は、パッケージ部分（第２層
のセラミック基板部分）は入出力パターン11をサンドウ
イッチストリップ線路構成にてっているので、整合がと
れている。The symbol line system of the above conventional example is matched because the input / output pattern 11 of the package portion (the ceramic substrate portion of the second layer) has a sandwich strip line structure.
しかし、フィルムキャリアの入出力リード部分はリー
ドが裸出しているので、高速信号が入出力リードに流れ
ると、インピーダンスが不整合となり利得が不足すると
いう問題点があった。However, since the lead is bare in the input / output lead portion of the film carrier, there is a problem that when a high-speed signal flows through the input / output lead, the impedance is mismatched and the gain is insufficient.
本発明はこのような点に鑑みて創作されたもので、信
号線路系の整合がとれて利得が大きい半導体装置を提供
することを目的としている。The present invention was created in view of the above points, and an object thereof is to provide a semiconductor device in which the signal line system is matched and the gain is large.
上記の目的を達成するために本発明は、第１図に例示
したように、パッケージ10のチップ収容凹部17に、フィ
ルムキャリア20に組み込んだICチップ１を収容封止する
半導体装置において、 パッケージ10は、第１層のセラミック基板10−１、中
央にチップ収容凹部17を有する枠形の第２層のセラミッ
ク基板10−２、中央にチップ収容凹部17の外形よりも大
きい孔を有する枠形の第３層のセラミック基板10−３、
第３層のセラミック基板10−３と同形状の第４層のセラ
ミック基板10−４がこの順に積層され、第２層のセラミ
ック基板10−２の上面に、放射状に形成されたストリッ
プ線路構成の入出力パターン11とアースパターン12とを
有する構成とする。In order to achieve the above-mentioned object, the present invention provides a semiconductor device for accommodating and sealing an IC chip 1 incorporated in a film carrier 20 in a chip accommodating recess 17 of a package 10, as illustrated in FIG. Is a ceramic substrate 10-1 of the first layer, a frame-shaped second ceramic substrate 10-2 having a chip accommodating recess 17 in the center, and a frame-shaped ceramic substrate 10-2 having a hole larger than the outer shape of the chip accommodating recess 17 in the center. Third layer ceramic substrate 10-3,
A fourth-layer ceramic substrate 10-4, which has the same shape as the third-layer ceramic substrate 10-3, is laminated in this order, and has a strip line configuration radially formed on the upper surface of the second-layer ceramic substrate 10-2. The configuration has an input / output pattern 11 and a ground pattern 12.
フィルムキャリア20は、入出力パターン11の内側端部
とICチップ１の電極を接続する入出力リード５と、アー
スパターン12の内側端部とICチップ１のアース電極を接
続するアースリード６と、入出力リード５及びアースリ
ード６の上面を架橋する上部絶縁層と、上部絶縁層の上
面に形成した上部アース膜35と、上部絶縁層を貫通しア
ースリード６と上部アース膜35を接続するビヤ26を有す
る。The film carrier 20 includes an input / output lead 5 that connects the inner end of the input / output pattern 11 to the electrode of the IC chip 1, and a ground lead 6 that connects the inner end of the ground pattern 12 to the ground electrode of the IC chip 1. An upper insulating layer that bridges the upper surfaces of the input / output lead 5 and the ground lead 6, an upper ground film 35 formed on the upper surface of the upper insulating layer, and a via that connects the ground lead 6 and the upper ground film 35 through the upper insulating layer. Has 26.
さらに、フィルムキャリア20は、入出力リード５及び
アースリード６の下面を架橋する下部絶縁層と、下部絶
縁層の下面に形成した下部アース膜36と、下部絶縁層を
貫通しアースリード６と下部アース膜36を接続するビヤ
27とを有する構成とする。Further, the film carrier 20 includes a lower insulating layer that bridges the lower surfaces of the input / output lead 5 and the ground lead 6, a lower ground film 36 formed on the lower surface of the lower insulating layer, and the ground lead 6 and the lower portion that penetrates the lower insulating layer. Beer to connect the ground film 36
27 and.
上記の如く本発明は、サンドウイッチストリップ線路
の内導体である入出力パターン11とICチップ１の電極を
接続するフィルムキャリアの入出力リード５部分には、
絶縁層を介して上層に上部アース膜35を設け、絶縁層を
介して下層に下部アース膜36を設けている。As described above, according to the present invention, in the input / output lead 5 portion of the film carrier that connects the input / output pattern 11 which is the inner conductor of the sandwich strip line and the electrode of the IC chip 1,
An upper ground film 35 is provided on the upper layer through the insulating layer, and a lower ground film 36 is provided on the lower layer through the insulating layer.
入出力リード５が上述のように、サイドウイッチスト
リップ線路の内導体となっているので、入出力リード５
に高周波信号が流れた場合においても、入出力リード５
のインピーダンスが安定して小さい。Since the input / output lead 5 is the inner conductor of the side witch strip line as described above,
I / O lead 5
The impedance is stable and small.
また、絶縁層の誘電率と、絶縁樹及び入出力リードの
厚さを選択することにより、入出力リードの部分を所定
のインピーダンスすることができ、信号線路系の整合が
とれて利得が大きくなる。Further, by selecting the dielectric constant of the insulating layer and the thickness of the insulating tree and the input / output leads, the input / output lead portions can be made to have a predetermined impedance, and the signal line system can be matched to increase the gain. .
以下図を参照しながら、本発明を具体的に説明する。
なお、全図を通じて同一符号は同一対象物を示す。The present invention will be specifically described below with reference to the drawings.
The same reference numerals indicate the same objects throughout the drawings.
第１図は本発明の一実施例の図で、（ａ）は一部破断
斜視図、（ｂ）は要部側断面図、（ｃ）は要部断面図、
第２図の（ａ）〜（ｆ）は本発明の製造工程の断面図で
ある。FIG. 1 is a diagram of an embodiment of the present invention, in which (a) is a partially cutaway perspective view, (b) is a side sectional view of an essential part, and (c) is a sectional view of an essential part,
2A to 2F are cross-sectional views of the manufacturing process of the present invention.
第１図において、多層構造のセラミック基板よりなる
パッケージ10は、中央にICチップ１を収容するチップ収
容凹部17を有する第２層のセラミック基板10−２を、第
１層のセラミック基板10−１の上層に積層し、第２層の
セラミック基板10−２の上層に中央にチップ収容凹部17
の外形よりも大きい孔を有する枠形の第３層のセラミッ
ク基板10−３を積層し、第３層のセラミック基板10−３
の上層に第３層のセラミック基板10−３と同形状の枠形
の第４層のセラミック基板10−４を積層し、最上層に額
縁形の第５層のセラミック基板（図示省略）を積層して
構成されている。In FIG. 1, a package 10 made of a ceramic substrate having a multilayer structure has a second layer ceramic substrate 10-2 having a chip accommodating recess 17 for accommodating the IC chip 1 in the center and a first layer ceramic substrate 10-1. And the chip accommodating recess 17 in the center on the upper layer of the second layer ceramic substrate 10-2.
Frame-shaped third-layer ceramic substrates 10-3 having holes larger than the outer shape of
A frame-shaped fourth layer ceramic substrate 10-4 having the same shape as the third layer ceramic substrate 10-3 is laminated on the upper layer, and a frame-shaped fifth layer ceramic substrate (not shown) is laminated on the uppermost layer. Is configured.
そして、第１層のセラミック基板10−１の上面ほぼ全
面に下部アース層15を設け、第２層のセラミック基板の
上面に、放射状に側壁面に通ずる多数の入出力パターン
11及びアースパターン12を設けている。A lower ground layer 15 is provided on almost the entire upper surface of the first-layer ceramic substrate 10-1, and a large number of input / output patterns are formed on the upper surface of the second-layer ceramic substrate so as to radially communicate with the side wall surfaces.
11 and ground pattern 12 are provided.
また、第３層のセラミック基板10−３の上面のほぼ全
面に、上部アース層16を設けている。An upper ground layer 16 is provided on almost the entire upper surface of the third layer ceramic substrate 10-3.
一方、パッケージ10の外周の４側壁に、側壁からパッ
ケージ底面に繋がるＬ形の入出力電極13を入出力パター
ン11に対応して設けて、入出力パターン11の外側端末に
接続している。On the other hand, L-shaped input / output electrodes 13 connected from the side walls to the bottom surface of the package are provided on the four side walls of the outer periphery of the package 10 in correspondence with the input / output pattern 11 and are connected to the terminals outside the input / output pattern 11.
また、パッケージ10の側壁に、側壁からパッケージ底
面に繋がるＬ形のアース電極14をアースパターン12に対
応して設けて、アースパターン12の外側端末に接続して
いる。In addition, an L-shaped ground electrode 14 connected from the side wall to the bottom of the package is provided on the side wall of the package 10 corresponding to the ground pattern 12, and is connected to the outer end of the ground pattern 12.
なお、アース電極14を下部アース層15の接続突片部及
び上部アース層16の接続突片部に接続している。The ground electrode 14 is connected to the connecting protrusion of the lower ground layer 15 and the connecting protrusion of the upper ground layer 16.
上記のように構成されているので、第２層のセラミッ
ク基板10−２の上面に設けた入出力パターン11は、サン
ドウイッチストリップ線路の内導体となっている。With the above configuration, the input / output pattern 11 provided on the upper surface of the second-layer ceramic substrate 10-2 is an inner conductor of the sandwich strip line.
ICチップ１をチップ収容凹部17に挿入して、入出力リ
ード５の端末を対応する入出力パターン11の内側端部に
重ね熱圧着等し接続している。またアースリード６の端
末を対応するアースパターン12の内側端部に重ね、熱圧
着等し接続している。The IC chip 1 is inserted into the chip accommodating recess 17, and the ends of the input / output leads 5 are connected to the inner end portions of the corresponding input / output patterns 11 by overlapping thermocompression bonding or the like. Further, the end of the earth lead 6 is placed on the inner end of the corresponding earth pattern 12 and connected by thermocompression bonding or the like.
また、第５層のセラミック基板の上面に蓋（図示省
略）を密着して、チップ収容凹部17に収容したICチップ
１を封止している。Further, a lid (not shown) is brought into close contact with the upper surface of the fifth-layer ceramic substrate to seal the IC chip 1 housed in the chip housing recess 17.
フィルムキャリア20は、詳細を第１図（ｂ）に示すよ
うに入出力リード５及びアースリード６の下面を架橋す
るように、所望の厚さの絶縁樹脂テープ３（例えばポリ
イミド系樹脂）を設け、絶縁樹脂テープ３の下面に下部
アース膜36を設けている。The film carrier 20 is provided with an insulating resin tape 3 (for example, a polyimide resin) having a desired thickness so as to bridge the lower surfaces of the input / output lead 5 and the ground lead 6 as shown in detail in FIG. 1 (b). A lower ground film 36 is provided on the lower surface of the insulating resin tape 3.
第１図（Ｃ）に示すように下部アース膜36は、絶縁樹
脂テープ３に設けた孔内に導体を充填したビヤ27を介し
てアースリード６に接続している。As shown in FIG. 1 (C), the lower ground film 36 is connected to the ground lead 6 via a via 27 filled with a conductor in the hole provided in the insulating resin tape 3.
また入出力リード５の上層に、所望の膜厚の絶縁樹脂
膜３−１を形成し、絶縁樹脂膜３−１の上面に上部アー
ス膜35を設けている。An insulating resin film 3-1 having a desired film thickness is formed on the upper layer of the input / output lead 5, and an upper ground film 35 is provided on the upper surface of the insulating resin film 3-1.
第１図（Ｃ）に示すように上部アース膜35は、絶縁樹
脂膜３−１に設けた孔内に導体を充填したビヤ26を介し
て、アースリード６に接続している。As shown in FIG. 1 (C), the upper ground film 35 is connected to the ground lead 6 via the via 26 having a conductor filled in the hole provided in the insulating resin film 3-1.
なお、絶縁樹脂テープ３及び絶縁樹脂膜３−１は、信
号の高速化に対処するために、低誘電率の誘電体例えば
ポリイミド系樹脂としている。The insulating resin tape 3 and the insulating resin film 3-1 are made of a dielectric material having a low dielectric constant, such as a polyimide resin, in order to cope with speeding up of signals.
また、絶縁樹脂テープ３及び絶縁樹脂膜３−１の膜厚
は、整合上の理由で等しいことが望ましい。Further, it is desirable that the film thicknesses of the insulating resin tape 3 and the insulating resin film 3-1 are equal for the reason of matching.
入出力パターン11とICチップ１の電極とを接続するフ
ィルムキャリアの入出力リード５部分には、絶縁層を介
して上層に上部アース膜35を設け、絶縁層を介して下層
に下部アース膜36を設けいる。したがって、フィルムキ
ャリア20の入出力リード５もまた、サンドウイッチスト
リップ線路の内導体となっている。At the input / output lead 5 portion of the film carrier that connects the input / output pattern 11 and the electrode of the IC chip 1, an upper ground film 35 is provided as an upper layer through an insulating layer, and a lower ground film 36 as a lower layer through the insulating layer. Is provided. Therefore, the input / output lead 5 of the film carrier 20 also serves as the inner conductor of the sandwich strip line.
したがって、入出力リード５に高周波信号が流れた場
合においても、入出力リード５のインピーダンスが安定
して小さい。Therefore, even when a high-frequency signal flows through the input / output lead 5, the impedance of the input / output lead 5 is stable and small.
なお、絶縁樹脂テープ３と絶縁樹脂膜３−１の材料を
ともにポリイミド樹脂（誘電率…3.5）とし、フィルム
キャリアのリードの箔厚を25μｍとし、（絶縁樹脂膜＋
絶縁樹脂テープ＋リード）の厚さを、80μｍとすれば、
入出力リード５部分のインピーダンスが、所定の特性イ
ンピーダンス50Ωになる。The insulating resin tape 3 and the insulating resin film 3-1 are both made of polyimide resin (dielectric constant: 3.5), the lead carrier foil thickness is 25 μm, and the insulating resin film +
If the thickness of insulating resin tape + lead) is 80 μm,
The impedance of the input / output lead 5 portion becomes a predetermined characteristic impedance of 50Ω.
以下本発明のフィルムキャリアの入出力リードの製造
方法を、第２図を参照しながら説明する。The method of manufacturing the input / output leads of the film carrier of the present invention will be described below with reference to FIG.
金属箔の接着（第２図（ａ）参照） 接着剤付き絶縁樹脂テープ３を帯状に切断し、スプロ
ケット孔チップ用ホール及び長孔をパンチングした後
に、銅箔よりなる金属箔30をラミネートして接着する。Adhesion of metal foil (see FIG. 2 (a)) The insulating resin tape 3 with adhesive is cut into strips, the holes for the sprocket holes chips and the long holes are punched, and then the metal foil 30 made of copper foil is laminated. To glue.
入出力リードの形成（第２図（ｂ）参照） 金属箔30をエッチングして、絶縁樹脂テープ３の表面
に放射状に細長い短冊形の入出力リード５及びアースリ
ード６を設ける。Formation of input / output leads (see FIG. 2 (b)) The metal foil 30 is etched to provide strip-shaped input / output leads 5 and ground leads 6 that are radially elongated on the surface of the insulating resin tape 3.
スルーホール状金属膜の形成 第２図（ｃ）の如くに、入出力リード5,アースリード
６を含む絶縁樹脂テープ３の表面に、アースリード６上
に所望のサイズの孔26−Ａができるように絶縁樹脂膜３
−１を、スクリーン印刷しキュアし硬化させる。Formation of Through Hole Metal Film As shown in FIG. 2 (c), a hole 26-A having a desired size is formed on the ground lead 6 on the surface of the insulating resin tape 3 including the input / output lead 5 and the ground lead 6. Insulating resin film 3
-1 is screen printed, cured and cured.
次に第２図（ｄ）の如くに、孔26−Ａ内のみに例えば
銅を部分めっきして、孔26−Ａにビヤ26を形成する。Next, as shown in FIG. 2D, the via 26 is formed in the hole 26-A by, for example, partially plating copper only in the hole 26-A.
上部アース膜の形成（第２図（ｅ）参照） ビヤ26の表面を含め絶縁樹脂膜３−１の表面を、例え
ば銅メッキして絶縁樹脂膜３−１の上に上部アース膜35
を設ける。Formation of upper ground film (see FIG. 2 (e)) The surface of the insulating resin film 3-1 including the surface of the via 26 is plated with copper, for example, and the upper ground film 35 is formed on the insulating resin film 3-1.
To provide.
下部アース膜の形成（第２図（ｆ）参照） フィルムキャリアを裏返し、絶縁樹脂テープ３をエッ
チングして、孔26−Ａに対応したアースリード６の裏面
側に孔を設け、その孔に銅を部分めっきしてビヤ27を形
成する。Formation of lower ground film (see FIG. 2 (f)) The film carrier is turned over, the insulating resin tape 3 is etched, and a hole is formed on the back side of the ground lead 6 corresponding to the hole 26-A. Are partially plated to form the via 27.
その後ビヤ27の表面を含めた絶縁樹脂テープ３の表面
を、例えば銅メッキして、絶縁樹脂テープ３の上に下部
アース膜36を設ける。After that, the surface of the insulating resin tape 3 including the surface of the via 27 is plated with copper, for example, and a lower ground film 36 is provided on the insulating resin tape 3.
上述のように、フォトレジスト手段、エッチング手段
を適宜に用いることにより、フィルムキャリア20の入出
力リードを、サンドウイッチストリップ線路の内導体に
することができる。As described above, by appropriately using the photoresist means and the etching means, the input / output leads of the film carrier 20 can be used as the inner conductor of the sandwich strip line.
以上説明したように本発明は、フィルムキャリアの入
出力リードを、ストリップ線路の内導体とした半導体装
置のリード構造であって、高速信号回路に適用して、信
号線路系の整合がとれ、利得が大きいという実用上で優
れた効果がある。INDUSTRIAL APPLICABILITY As described above, the present invention is a lead structure of a semiconductor device in which the input / output leads of the film carrier are the inner conductors of the strip line, and is applied to a high-speed signal circuit to obtain a signal line system matching and a gain. It has a great effect on practical use.
第１図は本発明の実施例の図で、 （ａ）は一部破断斜視図、 （ｂ）は要部側断面図、 （ｃ）は要部断面図、 第２図の（ａ）〜（ｆ）は本発明の製造工程の断面図、 第３図は従来のフィルムキャリアの斜視図、 第４図は従来例の側断面図である。 図において、 １はICチップ、２はフィルムキャリア、 ３は絶縁樹脂チップ、３−１は絶縁樹脂膜、 ４はスプロケット孔、５は入出力リード、 ６はアースリード、７はチップ用ホール、 ８は長孔、10はパッケージ、 10−１は第１層のセラミック基板、 10−２は第２層のセラミック基板、 10−３は第３層のセラミック基板、 10−４は第４層のセラミック基板、 11は入出力パターン、12はアースパターン、 13は入出力電極、14はアース電極、 15は下部アース層、16は上部アース層、 17はチップ収容凹部、20はフィルムキャリア、 26,27はビヤ、35は上部アース膜、 36は下部アース膜をそれぞれ示す。 FIG. 1 is a diagram of an embodiment of the present invention, in which (a) is a partially broken perspective view, (b) is a side sectional view of an essential part, (c) is a sectional view of the essential part, and (a) to (a) of FIG. (F) is a sectional view of the manufacturing process of the present invention, FIG. 3 is a perspective view of a conventional film carrier, and FIG. 4 is a side sectional view of a conventional example. In the figure, 1 is an IC chip, 2 is a film carrier, 3 is an insulating resin chip, 3-1 is an insulating resin film, 4 is a sprocket hole, 5 is an input / output lead, 6 is a ground lead, 7 is a hole for a chip, 8 Is a long hole, 10 is a package, 10-1 is a first-layer ceramic substrate, 10-2 is a second-layer ceramic substrate, 10-3 is a third-layer ceramic substrate, and 10-4 is a fourth-layer ceramic substrate. Substrate, 11 I / O pattern, 12 ground pattern, 13 I / O electrode, 14 ground electrode, 15 lower ground layer, 16 upper ground layer, 17 chip recess, 20 film carrier, 26, 27 Is a beer, 35 is an upper ground film, and 36 is a lower ground film.
Claims (1)
ップ（１）を、パッケージ（10）のチップ収容凹部（1
7）に収容封止する半導体装置において、 該パッケージ（10）は、第１層のセラミック基板（10−
１）、中央に該チップ収容凹部（17）を有する枠形の第
２層のセラミック基板（10−２）、中央に該チップ収容
凹部（17）の外形よりも大きい孔を有する枠形の第３層
のセラミック基板（10−３）、該第３層のセラミック基
板（10−３）と同形状の第４層のセラミック基板（10−
４）がこの順に積層され、該第２層のセラミック基板
（10−２）の上面に、放射状に形成されたストリップ線
路構成の入出力パターン（11）とアースパターン（12）
とを有するものであり、 該フィルムキャリア（20）は、該入出力パターン（11）
の内側端部と該ICチップ（１）の電極を接続する入出力
リード（５）と、該アースパターン（12）の内側端部と
該ICチップ（１）のアース電極を接続するアースリード
（６）と、該入出力リード（５）及び該アースリード
（６）の上面を架橋する上部絶縁層と、該上部絶縁層の
上面に形成した上部アース膜（35）と、該上部絶縁層を
貫通し該アースリード（６）と該上部アース膜（35）を
接続するビヤ（26）と、該入出力リード（５）及び該ア
ースリード（６）の下面を架橋する下部絶縁層と、該下
部絶縁層の下面に形成した下部アース膜（36）と、該下
部絶縁層を貫通し該アースリード（６）と該下部凹アー
ス膜（36）を接続するビヤ（27）とを、有するものであ
ることを特徴とする半導体装置。1. An IC chip (1) assembled in a film carrier (20) is provided with a chip accommodating recess (1) of a package (10).
In the semiconductor device to be housed and sealed in 7), the package (10) is a ceramic substrate (10-
1), a frame-shaped second layer ceramic substrate (10-2) having the chip accommodating recess (17) in the center, and a frame-shaped second ceramic substrate (10-2) having a hole larger than the outer shape of the chip accommodating recess (17) in the center. Three-layer ceramic substrate (10-3), fourth-layer ceramic substrate (10-) having the same shape as the third-layer ceramic substrate (10-3)
4) are laminated in this order, and on the upper surface of the ceramic substrate (10-2) of the second layer, radially formed strip line input / output patterns (11) and ground patterns (12)
The film carrier (20) has the input / output pattern (11).
An input / output lead (5) connecting the inner end of the IC chip (1) to the inner end of the IC chip (1), and an earth lead (5) connecting the inner end of the ground pattern (12) to the ground electrode of the IC chip (1) 6), an upper insulating layer that bridges the upper surfaces of the input / output lead (5) and the ground lead (6), an upper ground film (35) formed on the upper surface of the upper insulating layer, and the upper insulating layer. A via (26) penetrating therethrough to connect the earth lead (6) to the upper earth film (35), a lower insulating layer bridging the lower surfaces of the input / output lead (5) and the earth lead (6), What has a lower earth film (36) formed on the lower surface of the lower insulating layer, and a via (27) which penetrates the lower insulating layer and connects the earth lead (6) and the lower concave earth film (36). A semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033069A JP2541268B2 (en) | 1988-02-16 | 1988-02-16 | Lead structure of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033069A JP2541268B2 (en) | 1988-02-16 | 1988-02-16 | Lead structure of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207937A JPH01207937A (en) | 1989-08-21 |
| JP2541268B2 true JP2541268B2 (en) | 1996-10-09 |
Family
ID=12376437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033069A Expired - Lifetime JP2541268B2 (en) | 1988-02-16 | 1988-02-16 | Lead structure of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541268B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0394436A (en) * | 1989-09-06 | 1991-04-19 | Toshiba Corp | Manufacture of semiconductor device |
| JP3241139B2 (en) * | 1993-02-04 | 2001-12-25 | 三菱電機株式会社 | Film carrier signal transmission line |
-
1988
- 1988-02-16 JP JP63033069A patent/JP2541268B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01207937A (en) | 1989-08-21 |
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