JP2538095B2 - Synchronous protection circuit - Google Patents
Synchronous protection circuitInfo
- Publication number
- JP2538095B2 JP2538095B2 JP2119020A JP11902090A JP2538095B2 JP 2538095 B2 JP2538095 B2 JP 2538095B2 JP 2119020 A JP2119020 A JP 2119020A JP 11902090 A JP11902090 A JP 11902090A JP 2538095 B2 JP2538095 B2 JP 2538095B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- address
- bit
- data
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概 要〕 多種の同期パターンを有する1つ乃至複数の装置に対
応可能な同期保護回路に関し、 同期パターン及び保護段数を任意に設定することを目
的とし、 入力データ内の同期ビットを抽出する同期ビット抽出
手段と、各アドレスに所定のパターンの一部とこの所定
のパターンの次の一部が格納された自身のアドレスとを
格納するランダムアクセスメモリと、ランダムアクセス
メモリから読み出したデータに含まれる所定のパターン
と、同期ビット抽出手段で抽出された同期ビットとが入
力され、これらの一致検出を行う比較手段と、比較手段
によって一致が検出されたときに、ランダムアクセスメ
モリから読み出したデータに含まれる自身のアドレスを
選択し、不一致が検出されたときに、所定のアドレスを
選択してランダムアクセスメモリに入力するアドレス設
定手段と、ランダムアクセスメモリから読み出すデータ
が所定の値に達したときに同期確立を検出し、それ以外
のときに同期外れを検出する同期検出手段とを備えるよ
うに構成する。DETAILED DESCRIPTION [Table of Contents] Outline Industrial field of application Conventional technology Problems to be solved by the invention Means for solving the problem Action Example Effect of the invention [Summary] Various synchronization patterns A synchronous protection circuit capable of supporting one or a plurality of devices, for the purpose of arbitrarily setting a synchronous pattern and the number of protection stages, a synchronous bit extracting means for extracting a synchronous bit in input data, and a predetermined number for each address. A random access memory that stores a part of the pattern and the address of itself that stores the next part of the predetermined pattern; a predetermined pattern included in the data read from the random access memory; The extracted synchronization bit and the comparison means for detecting the coincidence of these are inputted, and when the coincidence is detected by the comparison means, random comparison is performed. The address setting means that selects its own address included in the data read from the access memory and inputs the selected address to the random access memory when a mismatch is detected, and the data read from the random access memory are specified. And a synchronization detecting means for detecting out-of-synchronization at other times.
本発明は、多種の同期パターンを有する1つ乃至複数
の装置に対応可能な同期保護回路に関するものである。The present invention relates to a sync protection circuit that can be applied to one or a plurality of devices having various sync patterns.
ディジタル通信装置の受信同期制御部においては、フ
レーム同期をとるために送信側で1フレーム内に特定パ
ターンを挿入しておき、受信側でこのパターンを検出し
てフレームを識別する技法が汎用されている。同期保護
回路は、このような受信同期制御部において誤り同期を
避け、正常な同期状態を維持するために用いられるもの
である。In the reception synchronization control unit of a digital communication device, a technique is generally used in which a specific pattern is inserted in one frame on the transmitting side in order to establish frame synchronization, and the receiving side detects this pattern to identify the frame. There is. The synchronization protection circuit is used in such a reception synchronization control unit to avoid error synchronization and maintain a normal synchronization state.
近年、情報産業の発達に伴い多くのネットワークと接
続する装置が増えており、同期保護回路もそれぞれの同
期パターンに対応しなければならないため、回路の共用
化を図って汎用性を持たせる必要がある。In recent years, with the development of the information industry, the number of devices connected to many networks has increased, and since the synchronization protection circuit must also correspond to each synchronization pattern, it is necessary to share the circuits and provide versatility. is there.
一般の同期保護回路は、データから抽出した1ビット
あるいは複数ビットの同期パターンと特定パターンとを
比較するパターン比較回路と、この比較結果を保護段数
分保持して同期外れあるいは同期確立の検出を行う前方
及び後方保護回路を備えて構成されている。ここで、パ
ターン比較回路はデコーダあるいはシフトレジスタと論
理ゲートの組み合わせ等で実現されており、前方及び後
方保護回路はカウンタあるいはシフトレジスタと論理ゲ
ートの組み合わせ等で実現されている。A general synchronization protection circuit compares a 1-bit or multi-bit synchronization pattern extracted from data with a specific pattern and a pattern comparison circuit that holds the comparison result for the number of protection stages to detect out-of-sync or synchronization establishment. It is configured with front and rear protection circuits. Here, the pattern comparison circuit is realized by a combination of a decoder or a shift register and a logic gate, and the front and rear protection circuits are realized by a combination of a counter or a shift register and a logic gate.
例えば、パターン比較回路をデコーダを用いて実現し
た場合には、入力される同期ビットを所定数分保持して
おいて、この保持した複数ビットのデータをデコーダに
入力する。従って、入力データが特定パターンであると
きに一致信号を出力するデコーダを用いることによりパ
ターン比較を行うことができる。また、前方及び後方保
護回路をカウンタを用いて実現した場合には、連続して
出力される一致信号あるいは不一致信号をカウンタで計
数し、所定の計数値に達したときに同期確立あるいは同
期外れ検出を行う。For example, when the pattern comparison circuit is realized by using a decoder, a predetermined number of input synchronization bits are held, and the held plural bits of data are input to the decoder. Therefore, pattern comparison can be performed by using a decoder that outputs a coincidence signal when the input data has a specific pattern. Also, when the front and rear protection circuits are implemented by using a counter, the coincidence signals or non-coincidence signals that are continuously output are counted by the counter, and when a predetermined count value is reached, synchronization is established or out of synchronization is detected. I do.
ところで、上述した従来方式にあっては、ハードウェ
アで同期保護回路を構成しているため、比較対象となる
特定パターン及び保護段数が固定的であるという問題点
があった。従って、数種類の同期パターンあるいは保護
段数に対する同期検出を行おうとすると、上述した同期
保護回路を同期パターンあるいは保護段数の種類に応じ
て用意しなければならず、回路規模の拡大を招くことに
なる。By the way, in the above-mentioned conventional method, since the synchronization protection circuit is configured by hardware, there is a problem that the specific pattern and the number of protection stages to be compared are fixed. Therefore, if the synchronization detection is performed for several types of synchronization patterns or the number of protection stages, the above-mentioned synchronization protection circuit must be prepared according to the types of the synchronization patterns or the number of protection stages, resulting in an increase in circuit scale.
保護段数を可変にして回路規模の縮小を図った従来技
術としては、特開昭61−276435号公報に開示された同期
保護回路がある。この同期保護回路はカウンタリセット
回路によってカウンタをリセットするタイミングを決め
ることにより保護段数を自由に設定するものであるが、
同期パターンと保護段数の両方を可変にすることで初め
て任意の通信先に対する同期検出が実現するものであ
り、この両方を任意に設定できる同期保護回路が望まれ
ていた。As a conventional technique for reducing the circuit scale by changing the number of protection stages, there is a synchronization protection circuit disclosed in Japanese Patent Laid-Open No. 61-276435. This synchronization protection circuit freely sets the number of protection stages by determining the timing of resetting the counter by the counter reset circuit.
Only by making both the synchronization pattern and the number of protection stages variable, synchronization detection for an arbitrary communication destination is realized, and a synchronization protection circuit capable of arbitrarily setting both of them has been desired.
また、同期パターン及び保護段数を容易に変えること
ができる従来技術としては、特開昭61−139140号公報に
開示されたフレーム同期回路がある。このフレーム同期
回路はプログラマブル読み出し専用メモリを用いて同期
パターン及び保護段数の設定を行っているため、設計変
更等には容易に対応できる利点があるが、複数の通信先
に接続され、必要に応じてその都度同期パターンと保護
段数の組み合わせを変えるような場合には対応すること
ができない。そのため、複数の同期パターンと保護段数
の設定を適宜切り換えることができる同期保護回路が望
まれていた。Further, as a conventional technique in which the synchronization pattern and the number of protection stages can be easily changed, there is a frame synchronization circuit disclosed in JP-A-61-139140. Since this frame synchronization circuit uses a programmable read-only memory to set the synchronization pattern and the number of protection stages, it has the advantage of being able to easily respond to design changes, etc., but is connected to multiple communication destinations and may be connected as necessary. If the combination of the synchronization pattern and the number of protection steps is changed each time, it cannot be dealt with. Therefore, there has been a demand for a synchronization protection circuit capable of appropriately switching the settings of a plurality of synchronization patterns and the number of protection stages.
本発明は、このような点にかんがみて創作されたもの
であり、同期パターン及び保護段数を任意に設定するこ
とができる同期検出回路を提供することを目的としてい
る。The present invention was created in view of such a point, and an object thereof is to provide a synchronization detection circuit capable of arbitrarily setting a synchronization pattern and the number of protection stages.
第1図は、本発明の同期保護回路の原理ブロック図で
ある。FIG. 1 is a block diagram of the principle of the synchronization protection circuit of the present invention.
図において、同期ビット抽出手段111は、入力データ
内の同期ビットを抽出する。In the figure, a sync bit extraction means 111 extracts a sync bit in the input data.
ランダムアクセスメモリ121は、各アドレスに所定の
パターンの一部とこの所定のパターンの次の一部が格納
された自身のアドレスとを格納する。The random access memory 121 stores a part of a predetermined pattern at each address and its own address in which the next part of the predetermined pattern is stored.
比較手段131は、ランダムアクセスメモリ121から読み
出したデータに含まれる所定のパターンと、同期ビット
抽出手段111で抽出された同期ビットとが入力され、こ
れらの一致検出を行う。The comparison unit 131 receives the predetermined pattern included in the data read from the random access memory 121 and the synchronization bit extracted by the synchronization bit extraction unit 111, and performs matching detection of these.
アドレス設定手段141は、比較手段131によって一致が
検出されたときに、ランダムアクセスメモリ121から読
み出したデータに含まれる自身のアドレスを選択し、不
一致が検出されたときに、所定のアドレスを選択してラ
ンダムアクセスメモリ121に入力する。The address setting means 141 selects its own address included in the data read from the random access memory 121 when the comparison means 131 detects a match, and selects a predetermined address when a mismatch is detected. The random access memory 121.
同期検出手段151は、ランダムアクセスメモリ121から
読み出すデータが所定の値に達したときに同期確立を検
出し、それ以外のときに同期外れを検出する。The synchronization detecting means 151 detects the establishment of synchronization when the data read from the random access memory 121 reaches a predetermined value, and detects the loss of synchronization at other times.
従って、全体として、ランダムアクセスメモリ121に
格納しておいた特定パターンを順次読み出して、抽出し
た同期ビットとの比較を行うことにより同期検出を行う
ように構成されている。Therefore, as a whole, the specific pattern stored in the random access memory 121 is sequentially read out and compared with the extracted synchronization bit to perform synchronization detection.
ランダムアクセスメモリ121の各格納領域には、同期
検出に必要な所定のパターンの一部と次にアクセスすべ
き自身のアドレスとが格納されている。従って、所定の
パターンと一緒に読み出したアドレスをアドレス設定手
段141を介してランダムアクセスメモリ121自身に入力す
ることにより、連続した所定のパターンを順に読み出す
ことができる。比較手段131は、この読み出した所定の
パターンと、同期ビット抽出手段111によって抽出した
同期ビットとを比較しており、一致状態が続く限り上述
したランダムアクセスメモリ121からのデータの読み出
しが続く。そして、この読み出しデータが所定の値に達
すると、同期検出手段151によって同期確立が検出され
る。Each storage area of the random access memory 121 stores a part of a predetermined pattern necessary for synchronization detection and its own address to be accessed next. Therefore, by inputting the address read together with the predetermined pattern into the random access memory 121 itself via the address setting means 141, it is possible to sequentially read the predetermined patterns. The comparison unit 131 compares the read predetermined pattern with the synchronization bit extracted by the synchronization bit extraction unit 111, and as long as the matching state continues, the above-described reading of data from the random access memory 121 continues. Then, when this read data reaches a predetermined value, the synchronization detection means 151 detects the establishment of synchronization.
また、上述した同期検出動作中に比較手段131によっ
て不一致状態が検出されると、アドレス設定手段141に
よって所定のアドレスが選択されるので、このアドレス
に戻って同期検出動作が繰り返される。Further, when the comparing unit 131 detects a non-coincidence state during the above-described synchronization detecting operation, the address setting unit 141 selects a predetermined address, and therefore the synchronization detecting operation is repeated by returning to this address.
本発明にあっては、ランダムアクセスメモリ121に格
納しておいた特定パターンを順次読み出して、抽出した
同期ビットとの比較を行うことにより同期検出を行って
おり、ランダムアクセスメモリ121の格納内容を適宜変
更することにより同期パターン及び保護段数の変更を任
意に行うことができる。In the present invention, the specific pattern stored in the random access memory 121 is sequentially read, and the synchronization detection is performed by comparing with the extracted synchronization bit. The synchronization pattern and the number of protection stages can be arbitrarily changed by making appropriate changes.
以下、図面に基づいて本発明の実施例について詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第2図は、本発明の一実施例における同期保護回路の
構成を示す。FIG. 2 shows the structure of a synchronization protection circuit according to an embodiment of the present invention.
図において、211は同期ビット抽出回路を、221及び25
1はランダムアクセスメモリ(RAM)を、231及び235はセ
レクタを、233は排他的論理和ゲートを、241及び245は
バッファを、243はフリップフロップ(FF)を、261は一
致検出回路を、271はパルス発生回路(PG)をそれぞれ
示している。In the figure, reference numeral 211 denotes a sync bit extraction circuit,
1 is a random access memory (RAM), 231 and 235 are selectors, 233 is an exclusive OR gate, 241 and 245 are buffers, 243 is a flip-flop (FF), 261 is a match detection circuit, 271 Indicates a pulse generation circuit (PG).
第1図に示した同期ビット抽出手段111は同期ビット
抽出回路211に、ランダムアクセスメモリ121はRAM221
に、比較手段131は排他的論理和ゲート233に、アドレス
設定手段141はセレクタ231,235に、同期検出手段151は
一致検出回路261にそれぞれ相当している。The synchronous bit extracting means 111 shown in FIG.
The comparing means 131 corresponds to the exclusive OR gate 233, the address setting means 141 corresponds to the selectors 231 and 235, and the synchronization detecting means 151 corresponds to the coincidence detecting circuit 261.
同期ビット抽出回路211は、入力されるデータの中か
ら同期ビットを抽出するためのものである。The sync bit extraction circuit 211 is for extracting sync bits from the input data.
RAM221は、同期検出用の特定パターンを格納するため
のものであり、特定パターンの各ビットが次のビットの
格納アドレスと共に格納されている。すなわち、あるデ
ータを読み出したときにその中の1ビットを特定パター
ンの1ビットとして使用すると共に、この1ビットを除
くデータを特定パターンの次の1ビットを読み出すため
のアドレスとして使用するようになっている。The RAM 221 is for storing a specific pattern for synchronization detection, and each bit of the specific pattern is stored together with the storage address of the next bit. That is, when a certain data is read, one bit of the data is used as one bit of the specific pattern, and the data excluding the one bit is used as an address for reading the next one bit of the specific pattern. ing.
セレクタ231は、RAM221のアドレス端子A0〜A6に入力
するアドレスを選択するためのものであり、RAM221の内
容を書き換える場合、中央処理装置(CPU、図示せず)
からのアドレスを選択し、それ以外はセレクタ235の出
力を選択する。The selector 231 is for selecting an address to be input to the address terminals A0 to A6 of the RAM 221, and when rewriting the contents of the RAM 221, a central processing unit (CPU, not shown)
Select the address from, and otherwise select the output of the selector 235.
排他的論理和ゲート233は、上述した同期ビット抽出
回路211で抽出した同期ビットと、RAM221から読み出さ
れる特定パターンの1ビットとを比較し、これらの排他
的論理和出力を得るためのものである。すなわち、抽出
した同期ビットと読み出した特定パターンとが等しい場
合には論理“0"を出力する。The exclusive OR gate 233 is for comparing the synchronization bit extracted by the above-mentioned synchronization bit extraction circuit 211 with one bit of a specific pattern read from the RAM 221, and obtaining an exclusive OR output of these. . That is, if the extracted synchronization bit and the read specific pattern are equal, a logical "0" is output.
セレクタ235は、排他的論理和ゲート233の出力論理に
応じた選択動作を行う。排他的論理和ゲート233の出力
論理が“0"である場合(同期ビットと特定パターンが等
しい場合)はRAM251の出力を選択し、出力論理が“1"で
ある場合は所定の固定データを選択する。The selector 235 performs a selection operation according to the output logic of the exclusive OR gate 233. When the output logic of the exclusive OR gate 233 is “0” (when the synchronization bit and the specific pattern are equal), the output of the RAM 251 is selected, and when the output logic is “1”, a predetermined fixed data is selected. To do.
バッファ241は、RAM221の内容を書き換える場合に、C
PUから出力されるデータをRAM221のデータ端子D0〜D7に
入力するためのものであり、それ以外は自身の出力端子
をハイインピーダンス状態にしてCPU側との切り離しを
行う。The buffer 241 is C when rewriting the contents of the RAM 221.
It is for inputting the data output from the PU to the data terminals D0 to D7 of the RAM 221, and otherwise sets its own output terminal to the high impedance state to disconnect it from the CPU side.
フリップフロップ243は、RAM221から出力されるデー
タを取り込んで保持するためのものであり、この保持内
容はバッファ245を介してRAM251のデータ端子D0〜D7に
入力される。The flip-flop 243 is for taking in and holding the data output from the RAM 221, and the held content is input to the data terminals D0 to D7 of the RAM 251 via the buffer 245.
一致検出回路261は、フリップフロップ243に保持され
たRAM221の出力に基づいて同期確立及び同期外れを検出
するためのものであり、RAM221の出力内容が所定のパタ
ーンに等しいか否かによって上述した同期検出を行う。The coincidence detection circuit 261 is for detecting synchronization establishment and loss of synchronization based on the output of the RAM 221 held in the flip-flop 243, and the above-mentioned synchronization depending on whether or not the output content of the RAM 221 is equal to a predetermined pattern. Detect.
パルス発生回路271は、上述した各構成部に対して動
作指示を与えるための各種制御信号を発生する。具体的
には、フレームクロックFCLKを同期ビット抽出回路211
に、セレクト信号*SEL(負論理の信号に*を付して表
すものとする)をセレクタ231及びバッファ241に、ライ
トイネーブル信号*FRWEをRAM221に、ラッチクロック*
LCKをフリップフロップ243に、ライトイネーブル信号*
MFWEをバッファ245及びRAM251にそれぞれ入力する。The pulse generation circuit 271 generates various control signals for giving an operation instruction to the above-mentioned components. Specifically, the frame clock FCLK is set to the synchronization bit extraction circuit 211.
In addition, a select signal * SEL (denoted by adding a * to a negative logic signal) is applied to the selector 231 and the buffer 241, a write enable signal * FRWE is applied to the RAM 221, and a latch clock *.
LCK to flip-flop 243, write enable signal *
The MFWE is input to the buffer 245 and the RAM 251 respectively.
次に、上述した本発明の実施例の動作を説明する。 Next, the operation of the above-described embodiment of the present invention will be described.
第3図に、一実施例の動作タイミングを示す。以下、
第2図及び第3図を参照しながら、実施例の動作を説明
する。FIG. 3 shows the operation timing of one embodiment. Less than,
The operation of the embodiment will be described with reference to FIGS. 2 and 3.
同期ビット抽出回路211は、入力される各フレームa,
b,…のデータの中から同期ビットである第0ビットを、
フレームクロックFCLKが立ち上がるタイミングで抽出す
る(第3図(a),(b),(c))。The synchronization bit extraction circuit 211 is configured to input each frame a,
From the data of b, ...
It is extracted at the timing when the frame clock FCLK rises (FIGS. 3 (a), (b), (c)).
また、各フレームデータに対応したフレーム番号がRA
M251にアドレス入力され(第3図(d))、抽出された
同期ビットと比較するための特定パターンを含んだ8ビ
ットデータが読み出される。ここで、8ビットデータの
最上位ビットは特定パターンに対応しており、それ以外
の7ビットは着目フレームの次の特定パターンが格納さ
れているRAM221のアドレスに対応している。RAM251から
読み出されたデータは、その最上位ビットのみが排他的
論理和ゲート233の入力端に入力され、この最上位ビッ
トが抽出した同期ビットと一致している場合にはそれ以
外の7ビットはセレクタ235及び231を介してRAM221にア
ドレスとして入力される。In addition, the frame number corresponding to each frame data is RA
An address is input to M251 (FIG. 3 (d)), and 8-bit data including a specific pattern for comparison with the extracted sync bit is read. Here, the most significant bit of the 8-bit data corresponds to the specific pattern, and the other 7 bits correspond to the address of the RAM 221 in which the next specific pattern of the frame of interest is stored. Only the most significant bit of the data read from the RAM 251 is input to the input terminal of the exclusive OR gate 233, and if this most significant bit matches the extracted synchronization bit, the other 7 bits Is input as an address to the RAM 221 via the selectors 235 and 231.
次に、RAM221は、セレクタ231を介して入力されたア
ドレスで指定されるデータ、すなわち着目フレームの次
の同期パターンと、その次の同期パターンが格納されて
いるRAM221自身のアドレスとを出力する。フリップフロ
ップ243は、この出力データをパルス発生回路271から出
力されるラッチクロック*LCKの立ち下がりに同期して
取り込んで保持し(第3図(e))、更に、RAM251はこ
のフリップフロップ243の保持データをライトイネーブ
ル信号*MFWEの立ち下がりに同期して格納し、着目フレ
ームに対応したデータの更新を行う(第3図(f),
(g))。Next, the RAM 221 outputs the data designated by the address input via the selector 231, that is, the next synchronization pattern of the frame of interest and the address of the RAM 221 itself in which the next synchronization pattern is stored. The flip-flop 243 fetches and holds this output data in synchronization with the falling edge of the latch clock * LCK output from the pulse generation circuit 271 (FIG. 3 (e)). The held data is stored in synchronization with the fall of the write enable signal * MFWE, and the data corresponding to the frame of interest is updated (Fig. 3 (f),
(G)).
第3図に示した例では、先ずRAM251から特定の同期パ
ターン(1ビット)とRAM221のアドレスNM(Nが上位側
の複数ビットに、Mが下位側の複数ビットに対応してい
る)が読み出され、RAM221からはこのアドレスNMに格納
された特定の同期パターンとアドレスN(M+1)が読
み出され、更にRAM251に格納される。このように、ある
フレームに着目した場合に下位側のアドレスMを順次M
+Lまで更新することにより、保護段数Lの同期保護回
路を実現しており、この下位側のアドレスがM+Lにな
ったことを一致検出回路261で検出して同期確立を行
う。In the example shown in FIG. 3, first, a specific synchronization pattern (1 bit) and the address NM of the RAM 221 (where N corresponds to the upper bits and M corresponds to the lower bits) are read from the RAM 251. The specific synchronization pattern stored at the address NM and the address N (M + 1) are read out from the RAM 221 and further stored in the RAM 251. In this way, when focusing on a certain frame, the lower-order address M is sequentially changed to M
By updating to + L, a synchronization protection circuit having the number of protection stages L is realized, and the coincidence detection circuit 261 detects that the address on the lower side has become M + L and establishes synchronization.
また、同期外れが発生して、抽出した同期ビットと所
定のパターンとの不一致が発生すると、セレクタ235に
よって固定データが選択されるので、上述した保護段数
Lの同期検出動作が最初から繰り返される。Further, when out-of-sync occurs and the extracted sync bit and the predetermined pattern do not match, fixed data is selected by the selector 235, and thus the above-described sync detection operation of the protection stage number L is repeated from the beginning.
ところで、上述したRAM221からの読み出しデータはフ
リップフロップ243にデータを取り込む際に確定してい
る必要がある。従って、とれ以外のタイミングにおいて
はRAM221に新たなデータを書き込んで格納内容の変更を
行うことができる。パルス発生回路271から出力される
ライトイネーブル信号*FRWE及びセレクト信号*SELは
この書き込み動作を制御するための信号である(第3図
(h),(i))。セレクト信号*SELの論理が“0"に
なると、バッファ241及びセレクタ231を介してCPUから
のデータ及びアドレスがRAM221に入力され、次にライト
イネーブル信号*FRWEが立ち下がるタイミングでRAM221
へのデータの書き込みが行われる。By the way, the above-mentioned read data from the RAM 221 needs to be fixed when the data is taken into the flip-flop 243. Therefore, it is possible to write new data to the RAM 221 and change the stored contents at timings other than the above. The write enable signal * FRWE and the select signal * SEL output from the pulse generation circuit 271 are signals for controlling this write operation (FIGS. 3 (h) and (i)). When the logic of the select signal * SEL becomes "0", the data and address from the CPU are input to the RAM 221 via the buffer 241 and the selector 231, and then the RAM 221 is generated at the timing when the write enable signal * FRWE falls.
Data is written to the.
第4図に、RAM221から読み出されるアドレスに着目し
た場合の同期確立に至るまでの動作の流れを示す。同図
に示した2桁の数字はRAM221に格納されている8ビット
データの最上位ビットを除く7ビットデータを表してお
り、フレーム番号を示す上位桁が上位側の3ビットに、
同期段数を示す下位桁が下位側の4ビットにそれぞれ対
応している。FIG. 4 shows a flow of operations up to establishment of synchronization when attention is paid to an address read from the RAM 221. The 2-digit number shown in the figure represents the 7-bit data excluding the most significant bit of the 8-bit data stored in the RAM 221, and the upper digit indicating the frame number is the upper 3 bits,
The lower digits indicating the number of synchronization stages correspond to the lower 4 bits, respectively.
同期ビットと特定パターンとが不一致の場合は、排他
的論理和ゲート233の出力論理が“1"であるため、セレ
クタ235によって固定データ「00」(7ビットの全てが
“0")が選択され、この固定データがアドレスとしてRA
M221に入力される。RAM221のアドレス「00」の領域には
特定パターンの最初の1ビットと特定パターンの次の1
ビットが格納されたアドレス「01」が格納されており、
抽出する同期ビットが特定パターンの最初のビットに一
致するまでこのデータの読み出しが繰り返される。When the sync bit and the specific pattern do not match, the output logic of the exclusive OR gate 233 is "1", so the fixed data "00" (all 7 bits are "0") are selected by the selector 235. , This fixed data is the address RA
Input to M221. In the area of the address "00" of the RAM 221, the first 1 bit of the specific pattern and the next 1 of the specific pattern
The address "01" where the bit is stored is stored,
This data read is repeated until the sync bit to be extracted matches the first bit of the specific pattern.
特定パターンの最初のビットと等しい同期ビットが抽
出されると、以後RAM221の格納データを基にアドレスが
順次更新される。第4図に示した横一列分が1マルチフ
レームに対応した保護段数の1段を示しており、最終列
に至ったときに初めて同期が確立する。以後、同期が外
れるまでこの最終列を巡回し、同期外れが発生すると先
頭のアドレス「00」に戻って同期検出処理を繰り返す。When the sync bit equal to the first bit of the specific pattern is extracted, the address is sequentially updated based on the data stored in the RAM 221. One horizontal row shown in FIG. 4 shows one protection step corresponding to one multi-frame, and the synchronization is established only when the final row is reached. After that, the last column is circulated until the synchronization is lost, and when the synchronization is lost, the initial address “00” is returned to and the synchronization detection processing is repeated.
このように、RAM221から読み出したデータの一部に特
定パターンを格納しておいて、残りの部分に次に読み出
すべき特定パターンが格納されているRAM221自身のアド
レスを格納しておく。従って、この格納アドレスに基づ
いて順次特定パターンを読み出すことによる同期確立が
可能になる。また、バッファ241及びセレクタ231をパル
ス発生回路271で制御することで、同期確立動作と並行
してRAM221の格納内容を変更することができる。従っ
て、この格納内容を変更することで、同期検出のための
特定パターン及び同期保護段数を任意に設定することが
可能になる。In this way, the specific pattern is stored in a part of the data read from the RAM 221, and the address of the RAM 221 itself storing the specific pattern to be read next is stored in the remaining part. Therefore, the synchronization can be established by sequentially reading the specific pattern based on this storage address. Further, by controlling the buffer 241 and the selector 231 with the pulse generation circuit 271, the contents stored in the RAM 221 can be changed in parallel with the synchronization establishing operation. Therefore, by changing the stored contents, it is possible to arbitrarily set the specific pattern for synchronization detection and the number of synchronization protection stages.
なお、上述した本発明の実施例にあっては、マルチフ
レーム構成の入力データに対する同期検出を行うため
に、RAM221から読み出した各フレームに関するデータを
一旦RAM251に格納しておくようにしたが、連続して入力
されるフレームデータに対して同期検出を行うような場
合であっても本発明を適用することができる。この場合
は、RAM251を省略してバッファ245の出力を直接RAM221
側に戻すようにしてもよい。In the above-described embodiment of the present invention, in order to perform the synchronization detection on the input data having the multi-frame structure, the data regarding each frame read from the RAM 221 is temporarily stored in the RAM 251. The present invention can be applied even in the case where the synchronization detection is performed on the frame data that is input. In this case, omit the RAM 251 and directly output the output of the buffer 245 to the RAM 221.
You may make it return to the side.
また、実施例では、同期検出動作と並行してRAM221の
内容を書き換えるようにしたが、同期検出動作とRAM221
の更新動作とは別にしてもよく、この場合であっても同
期パターン及び保護段数を任意に設定することができる
利点に変わりはない。Further, in the embodiment, the contents of the RAM 221 are rewritten in parallel with the synchronization detection operation, but the synchronization detection operation and the RAM 221
However, even in this case, there is no change in the advantage that the synchronization pattern and the number of protection stages can be set arbitrarily.
上述したように、本発明によれば、ランダムアクセス
メモリに格納しておいた特定パターンを順次読み出し
て、抽出した同期ビットとの比較を行うことにより同期
検出を行っており、ランダムアクセスメモリの格納内容
を適宜変更することにより同期パターン及び保護段数の
変更を任意に行うことができるので、実用的には極めて
有用である。As described above, according to the present invention, the synchronization detection is performed by sequentially reading the specific pattern stored in the random access memory and comparing it with the extracted synchronization bit. Since the synchronization pattern and the number of protection stages can be arbitrarily changed by appropriately changing the contents, it is extremely useful in practice.
第1図は本発明の同期保護回路の原理ブロック図、 第2図は本発明の一実施例による同期保護回路の構成
図、 第3図は一実施例の動作タイミング図、 第4図は一実施例の動作の流れを示す図である。 図において、 111は同期ビット抽出手段、 121はランダムアクセスメモリ、 131は比較手段、 141はアドレス設定手段、 151は同期検出手段、 211は同期ビット抽出回路、 221,251はRAM、 231,235はセレクタ、 233は排他的論理和ゲート、 241,245はバッファ、 243はフリップフロップ(FF)、 261は一致検出回路、 271はパルス発生回路(PG)である。FIG. 1 is a block diagram showing the principle of the synchronization protection circuit of the present invention, FIG. 2 is a block diagram of the synchronization protection circuit according to one embodiment of the present invention, FIG. 3 is an operation timing diagram of one embodiment, and FIG. It is a figure which shows the flow of operation | movement of an Example. In the figure, 111 is a synchronous bit extracting means, 121 is a random access memory, 131 is a comparing means, 141 is an address setting means, 151 is a synchronous detecting means, 211 is a synchronous bit extracting circuit, 221,251 is RAM, 231,235 is a selector, and 233 is An exclusive OR gate, 241, 245 are buffers, 243 is a flip-flop (FF), 261 is a match detection circuit, and 271 is a pulse generation circuit (PG).
Claims (1)
ビット抽出手段(111)と、 各アドレスに所定のパターンの一部とこの所定のパター
ンの次の一部が格納された自身のアドレスとを格納する
ランダムアクセスメモリ(121)と、 前記ランダムアクセスメモリ(121)から読み出したデ
ータに含まれる前記所定のパターンと、前記同期ビット
抽出手段(111)で抽出された前記同期ビットとが入力
され、これらの一致検出を行う比較手段(131)と、 前記比較手段(131)によって一致が検出されたとき
に、前記ランダムアクセスメモリ(121)から読み出し
たデータに含まれる自身のアドレスを選択し、不一致が
検出されたときに、所定のアドレスを選択して前記ラン
ダムアクセスメモリ(121)に入力するアドレス設定手
段(141)と、 前記ランダムアクセスメモリ(121)から読み出すデー
タが所定の値に達したときに同期確立を検出し、それ以
外のときに同期外れを検出する同期検出手段(151)
と、 を備えるように構成したことを特徴とする同期保護回
路。1. A synchronization bit extraction means (111) for extracting a synchronization bit in input data, and a part of a predetermined pattern at each address and its own address in which the next part of the predetermined pattern is stored. A random access memory (121) for storing the data, the predetermined pattern included in the data read from the random access memory (121), and the synchronization bit extracted by the synchronization bit extraction means (111). A comparing unit (131) for detecting these matches, and when a match is detected by the comparing unit (131), selects its own address contained in the data read from the random access memory (121), Address setting means (141) for selecting a predetermined address and inputting it to the random access memory (121) when a mismatch is detected; Synchronization detecting means (151) for detecting the establishment of synchronization when the data read from the access memory (121) reaches a predetermined value, and for detecting the loss of synchronization at other times.
And a synchronization protection circuit, characterized by comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2119020A JP2538095B2 (en) | 1990-05-09 | 1990-05-09 | Synchronous protection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2119020A JP2538095B2 (en) | 1990-05-09 | 1990-05-09 | Synchronous protection circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0414924A JPH0414924A (en) | 1992-01-20 |
JP2538095B2 true JP2538095B2 (en) | 1996-09-25 |
Family
ID=14750999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2119020A Expired - Fee Related JP2538095B2 (en) | 1990-05-09 | 1990-05-09 | Synchronous protection circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2538095B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2692438B2 (en) * | 1991-07-15 | 1997-12-17 | 日本電気株式会社 | Frame synchronization circuit |
-
1990
- 1990-05-09 JP JP2119020A patent/JP2538095B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0414924A (en) | 1992-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2916045B2 (en) | FIFO module | |
US6728743B2 (en) | Modulo remainder generator | |
EP0447995B1 (en) | Analyzing device for saving semiconductor memory failures | |
US4953128A (en) | Variable delay circuit for delaying input data | |
US4839856A (en) | Memory access control circuit | |
JPS6242297B2 (en) | ||
US4095283A (en) | First in-first out memory array containing special bits for replacement addressing | |
US5201058A (en) | Control system for transferring vector data without waiting for transfer end of the previous vector data | |
US6681314B1 (en) | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same | |
JP2538095B2 (en) | Synchronous protection circuit | |
JP2005352568A (en) | Analog signal processing circuit, rewriting method for its data register, and its data communication method | |
JP2679487B2 (en) | Frame synchronization circuit | |
GB2272088A (en) | Rom burst transfer continuous read-out method | |
JP2001127621A (en) | Read controller for counter and its control method | |
JPH07129486A (en) | Serial communication circuit | |
JPS58143500A (en) | Storage device available for interleaving | |
JP2889479B2 (en) | Histogram construction circuit | |
JPH01112449A (en) | Speed converting memory device | |
JPH03232315A (en) | Pattern detection circuit | |
JPH0748309B2 (en) | Symbol string matching memory and its cascade connection method | |
JP2000115291A (en) | Sequential trigger discrimination circuit | |
JPH0317257B2 (en) | ||
JPH02306725A (en) | Method and apparatus for code conversion | |
JP2005267415A (en) | Sequence control circuit | |
JPH0430234A (en) | Error detection circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |