JP2530663B2 - Divider circuit - Google Patents
Divider circuitInfo
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- JP2530663B2 JP2530663B2 JP62232560A JP23256087A JP2530663B2 JP 2530663 B2 JP2530663 B2 JP 2530663B2 JP 62232560 A JP62232560 A JP 62232560A JP 23256087 A JP23256087 A JP 23256087A JP 2530663 B2 JP2530663 B2 JP 2530663B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は分周回路に係り、特に分周比の範囲を広くと
ることができ、高速動作させるのに好適な分周回路に関
する。The present invention relates to a frequency dividing circuit, and more particularly to a frequency dividing circuit which can take a wide range of frequency dividing ratio and is suitable for high speed operation.
「フェアチャイルド ECL データブック」（1977
年）には、11C90/11C91プリスケラとして知られる高速
動作可能な分周回路が記載されている。この11C90,11C9
1はツー・モジュラス・プリスケラと呼ばれ、分周数を
ＮとＮ＋１（11C90はＮ＝10,11C91はＮ＝５）に制御可
能である。このプリスケラで分周したクロックをスワロ
ーカウンタとプログムカウンタに入力することにより、
さらに分周比の範囲が広い分周回路を得ることができ
る。この分周比が広い分周回路は、上記文献の“メーキ
ング プログラマブル ユー エッチ エフ カウンタ
フェン ノン アー アベイラブル オア……パルス
スワローイング リビシティド”（MAKING PROGRAMMA
BLE UHF COUNTERS WHEN NONE ARE AVAILABLE OR…PULSE
SWALLOWING REVISITED）に記載されている。"Fairchild ECL Data Book" (1977
(Year) describes a high-speed divider circuit known as 11C90 / 11C91 prescaler. This 11C90, 11C9
1 is called a two modulus prescaler, and the frequency division number can be controlled to N and N + 1 (11C90 N = 10, 11C91 N = 5). By inputting the clock divided by this prescaler to the swallow counter and program counter,
Further, it is possible to obtain a frequency dividing circuit having a wide range of frequency dividing ratio. This dividing circuit with a wide dividing ratio is described in the above-mentioned document "Making Programmable U-F / F Counter Non-Available OR ... Pulse Swallowing Revitivated" (MAKING PROGRAMMA).
BLE UHF COUNTERS WHEN NONE ARE AVAILABLE OR… PULSE
SWALLOWING REVISITED).
この分周回路には、連続的に可変できる分周数の最小
値が存在し、プリスケラの分周数をＮとＮ＋１にする
と、最小値はＮ（Ｎ−１）になる。したがって、分周数
がＮ〜Ｎ（Ｎ−１）の範囲では、連続的に分周数を変化
させることができない。There is a minimum value of the frequency division number that can be continuously changed in this frequency division circuit, and when the frequency division numbers of the prescaler are N and N + 1, the minimum value becomes N (N-1). Therefore, the frequency dividing number cannot be continuously changed in the range of N to N (N-1).
一方、特開昭60-136422号公報には、アナログ遅延を
用いた分周数がＮ〜2N-1のプリスケラとプリセットカウ
ンタを組み合わせた分周回路が記載されており、連続可
変可能な分周数はＮとなる。この分周回路では、プリス
ケラにアナログ遅延が用いられているため、被計数クロ
ックが変化すると、その都度プリスケラに用いているア
ナログ遅延回路の遅延量を調整する必要がある。つま
り、被計数クロックが広範囲にわたって変化した場合に
ついては配慮がされていない。On the other hand, Japanese Unexamined Patent Publication No. Sho 60-136422 discloses a frequency dividing circuit that combines a prescaler with an analog delay of N to 2N-1 and a preset counter, and is capable of continuously variable frequency division. The number is N. Since an analog delay is used for the prescaler in this frequency divider circuit, it is necessary to adjust the delay amount of the analog delay circuit used for the prescaler each time the counted clock changes. That is, no consideration is given to the case where the counted clock changes over a wide range.
上記従来技術は、分周数をＮ〜Ｎ（Ｎ−１）の範囲で
連続的に変化させることと、被計数クロックが広範囲に
わたって変化する場合についての配慮がされておらず、
分周回路とした場合の使い勝手、および設計する上での
制約条件が大きいという問題がある。The above-mentioned prior art does not consider the case where the frequency division number is continuously changed in the range of N to N (N-1) and the case where the counted clock changes over a wide range,
There are problems that the divider circuit is easy to use and that the constraint conditions for designing are large.
本発明の目的は、高速動作が可能で分周数の可変範
囲、被計数クロックの動作可能周波数範囲が広い分周回
路を提供することにある。An object of the present invention is to provide a frequency divider circuit that can operate at high speed and has a wide variable range of the frequency division number and a wide operable frequency range of the counted clock.
上記目的は、分周数がＮ〜2N-1のプリスケラと、プリ
セットカウンタと、該プリセットカウンタが計数終了信
号を出力しているときは前記プリスケラの分周数を外部
からＮ〜2N-1の範囲で制御し前記プリセットカウンタが
計数終了信号を出力していないときは前記プリスケラの
分周数をＮとする制御回路とを備え、 前記プリスケラは、該プリスケラの分周数がＮ〜2N-1
のとき3N/2−１個のＤ型フリップフロップを有し、第１
番目のＤ型フリップフロップのＤ入力に、第N/2番目，
第N/2＋１番目，…，第3N/2−１番目のＤ型フリップフ
ロップのＱ出力の論理和を取った信号を帰還させると共
に、第Ｍ番目のＤ型フリップフロップのＱ出力を第Ｍ＋
１番目（１≦Ｍ≦3N/2−２）のＤ入力に接続し、第N/2
＋１番目以降のＤ型フリップフロップのＤ入力に分周数
制御用端子を設けた構成とし、 前記制御回路はマルチプレクサとＤ型フリップフロッ
プを有し、前記プリスケラを構成する第N/2＋１番目以
降のＤ型フリップフロップの制御データを前記制御回路
内のＤ型フリップフロップで順次１入力クロック周期づ
つ遅延量を増加させ印加する構成とする ことで、達成される。The above object is to provide a prescaler having a frequency division number of N to 2N-1, a preset counter, and a frequency division number of the prescaler of N to 2N-1 from the outside when the preset counter outputs a counting end signal. A control circuit for controlling the range and controlling the frequency of the prescaler to be N when the preset counter does not output the count end signal, the prescaler having the frequency of the prescaler of N to 2N-1.
Has 3N / 2−1 D-type flip-flops,
The D-th input of the D-th flip-flop
A signal obtained by ORing the Q outputs of the (N / 2 + 1) th, ..., 3N / 2-1th D-type flip-flops is fed back, and the Q output of the M-th D-type flip-flop is returned to the M + th.
Connect to the 1st (1 ≤ M ≤ 3N / 2-2) D input and
A frequency-division number control terminal is provided at the D input of the + 1st and subsequent D-type flip-flops, and the control circuit includes a multiplexer and a D-type flip-flop, and the N / 2 + 1th and subsequent This is achieved by adopting a configuration in which the control data of the D-type flip-flop is sequentially applied to the D-type flip-flop in the control circuit by increasing the delay amount by one input clock cycle.
プリスケラは、通常Ｎ分周したクロックをプリセット
カウンタに供給する。プリセットカウンタは、Ｎ分周し
たクロックを計数し、所望の計数を終了した時点で、タ
ーミナルカウント信号をプリスケラに送る。プリスケラ
は、ターミナルカウント信号を受けとった後の１分周サ
イクルで、あらかじめ設定されていたＮ〜2N-1分周のう
ちのいずれかの分周動作を行なう。The prescaler normally supplies a clock divided by N to the preset counter. The preset counter counts the clocks divided by N, and sends a terminal count signal to the prescaler when the desired count is completed. The prescaler performs any one of preset N to 2N-1 division operations in one division cycle after receiving the terminal count signal.
それによって、プリセットカウンタはＮ分周されたク
ロックを1/I（Ｉ≧０）分周し、その後プリスケラはＮ
分周動作から１分周サイクルだけＮ〜2N-1のうちのＪ
（Ｎ≦Ｊ≦2N-1）分周動作を行なう。従って、プリセッ
トカウンタとプリスケラによって得られる分周数Ｍは、 Ｍ＝Ｊ＋Ｉ・Ｎ ……（１） となり、Ｎ分周から連続的に分周動作を行なう。As a result, the preset counter divides the clock divided by N by 1 / I (I ≧ 0), and then the prescaler divides by N.
Only one division cycle from the division operation J out of N to 2N-1
(N≤J≤2N-1) Frequency division operation is performed. Therefore, the frequency division number M obtained by the preset counter and the prescaler is: M = J + I · N (1), and the frequency division operation is continuously performed from the N frequency division.
以下、本発明の一実施例を図面を参照して説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例に係る分周回路の構成図
である。第１図において、100はプリスケラ、101は制御
回路、11はプリセットカウンタである。FIG. 1 is a configuration diagram of a frequency dividing circuit according to an embodiment of the present invention. In FIG. 1, 100 is a prescaler, 101 is a control circuit, and 11 is a preset counter.
プリスケラ100は、本実施例では、５つのＤ形フリッ
プフロップ1,2,3,4,5と、２入力オアゲート6,7,8と、４
入力オア／ノアゲート９と、オアゲート10から成る。各
Ｄ形フリップフロップ1,2,3,4,5のクロック入力端子CP
には入力クロックfinが入力され、オア／ノアゲート９
のオア出力がＤ形フリップフロップ１のデータ端子Ｄに
入力される。フリップフロップ１のQ1出力は次段のフリ
ップフロップ２のデータ端子Ｄに入力され、フリップフ
ロップ２のQ2出力はプリセットカウンタ11のクロック入
力端子CPに入力されると共にオアゲート６の一方の入力
端子に入力される。オアゲート６の出力は次段のフリッ
プフロップ３のデータ入力端子Ｄに入力され、フリップ
フロップ３のQ3出力はオアゲート７の一方の入力端子に
入力される。オアゲート７の出力は次段のフリップフロ
ップ４のデータ入力端子Ｄに入力され、フリップフロッ
プ４のQ4出力はオアゲート８の一方の入力端子に入力さ
れ、オアゲート８の出力は次段のフリップフロップ５の
データ入力端子Ｄに入力される。オアゲート6,7,8の他
方の入力端子には、後述する制御回路101からの制御信
号が入力される。そして、フリップフロップ2,3,4,5の
▲▼，▲▼，▲▼，▲▼出力がオア／
ノアゲート９に入力され、オア／ノアゲート９のノア出
力と、プリセットカウンタ11のターミナルカウント信号
▲▼とがオアゲート10に入力され、オアゲート10か
ら分周クロックfoutが出力される構成となっている。In this embodiment, the prescaler 100 includes five D-type flip-flops 1,2,3,4,5 and two-input OR gates 6,7,8 and four.
It consists of an input OR / NOR gate 9 and an OR gate 10. Clock input terminal CP of each D-type flip-flop 1,2,3,4,5
The input clock fin is input to the OR gate 9
Is input to the data terminal D of the D flip-flop 1. The Q1 output of the flip-flop 1 is input to the data terminal D of the next-stage flip-flop 2, and the Q2 output of the flip-flop 2 is input to the clock input terminal CP of the preset counter 11 and one input terminal of the OR gate 6. To be done. The output of the OR gate 6 is input to the data input terminal D of the next-stage flip-flop 3, and the Q3 output of the flip-flop 3 is input to one input terminal of the OR gate 7. The output of the OR gate 7 is input to the data input terminal D of the next-stage flip-flop 4, the Q4 output of the flip-flop 4 is input to one input terminal of the OR gate 8, and the output of the OR gate 8 is the output of the next-stage flip-flop 5. It is input to the data input terminal D. A control signal from the control circuit 101, which will be described later, is input to the other input terminals of the OR gates 6, 7, and 8. Then, the outputs of the flip-flops 2, 3, 4, and 5 are ▲ ▼, ▲ ▼, ▲ ▼, and ▲ ▼
The NOR gate 9 inputs the NOR output of the OR / NOR gate 9 and the terminal count signal ▲ ▼ of the preset counter 11 to the OR gate 10, and the OR gate 10 outputs the divided clock fout.
制御回路101は、マルチプレクサ12と、３つのＤ形フ
リップフロップ13,14,15から成る。マルチプレクサ12の
D0a,D1a,D2a入力端子には、本分周回路の分周数を指定
する夫々ハイレベル“H",ロールレベル“L"のいずれか
の値をとる指定信号F,G,Hが入力され、マルチプレクサ1
2のD0b,D1b,D2b入力端子の入力信号値はいづれもハイレ
ベル“H"となっている。そして、マルチプレクサ12はＳ
端子に入力されるプリセットカウンタ11からのターミナ
ルカウント信号▲▼がハイレベル“H"のときD0b,D
1b,D2b，入力端子の入力信号値を夫々Q0,Q1,Q2出力とし
て出力し、ターミナルカウント信号▲▼がローレベ
ル“L"のときD0a,D1a,D2a入力端子の入力信号値を夫々Q
0,Q1,Q2出力として出力する。マルチプレクサ12のQ0出
力は前記オアゲート６に入力され、Q1出力はフリップフ
ロップ13のデータ入力端子Ｄに入力され、該フリップフ
ロップ13のＱ出力が前記オアゲート７に入力される。ま
た、マルチプレクサ12のQ2出力はフリップフロップ14の
データ入力端子に入力され、フリップフロップ14のＱ出
力は次段のフリップフロップ15のデータ入力端子Ｄに入
力され、フリップフロップ15のＱ出力が前記オアゲート
８に入力される。これらのフリップフロップ13,14,15の
クロック端子CPには、入力クロックfinが入力される。The control circuit 101 comprises a multiplexer 12 and three D-type flip-flops 13, 14, 15. Multiplexer 12
The D 0a , D 1a , D 2a input pins specify the frequency dividing number of the frequency dividing circuit, and the designation signals F, G, H that take either one of the high level "H" and the roll level "L". Is input, multiplexer 1
The input signal values of the D 0b , D 1b , and D 2b input terminals of 2 are all at the high level “H”. And the multiplexer 12 is S
When the terminal count signal ▲ ▼ from the preset counter 11 input to the terminal is high level “H”, D 0b , D
Input signal value of 1b , D 2b , input terminal is output as Q0, Q1, Q2 output respectively, and input signal value of D 0a , D 1a , D 2a input terminal when terminal count signal ▲ ▼ is low level "L" Q respectively
Output as 0, Q1, Q2 output. The Q0 output of the multiplexer 12 is input to the OR gate 6, the Q1 output is input to the data input terminal D of the flip-flop 13, and the Q output of the flip-flop 13 is input to the OR gate 7. Further, the Q2 output of the multiplexer 12 is input to the data input terminal of the flip-flop 14, the Q output of the flip-flop 14 is input to the data input terminal D of the next-stage flip-flop 15, and the Q output of the flip-flop 15 is the OR gate. 8 is input. The input clock fin is input to the clock terminals CP of these flip-flops 13, 14, 15.
プリセットカウンタ11は、その出力であるターミナル
カウント信号▲▼をパラレル・イネーブル信号▲
▼とし、フリップフロップ２のQ2出力を計数し、入力
信号Ｉに応じてターミナルカウント信号▲▼を出力
するものである。The preset counter 11 outputs the output terminal count signal ▲ ▼ to the parallel enable signal ▲ ▼.
▼, the Q2 output of the flip-flop 2 is counted, and the terminal count signal ▲ ▼ is output according to the input signal I.
次に、第１図に示す分周回路の分周原理を第２図及び
第３図を使用して説明する。Next, the frequency dividing principle of the frequency dividing circuit shown in FIG. 1 will be described with reference to FIGS.
今仮に、プリセットカウンタ11の入力Ｉが値０で、タ
ーミナルカウンタ信号▲▼が常にローレベル“L"で
あるとする。この場合、プリスケラ100を構成する５つ
のＤ形フリップフロップ1,2,3,4,5のQ1〜Q5の出力状態
は次式（２）〜（６）で表わすことができる。Now, suppose that the input I of the preset counter 11 is 0 and the terminal counter signal ▲ ▼ is always at the low level “L”. In this case, the output states of Q1 to Q5 of the five D-type flip-flops 1, 2, 3, 4, and 5 which compose the prescaler 100 can be expressed by the following equations (2) to (6).
Q1〈ｎ＋１〉＝Q2（ｎ）＋Q3（ｎ） ＋Q4（ｎ）＋Q5（ｎ） …（２） Q2〈ｎ＋１〉＝Q1（ｎ） …（３） Q3〈ｎ＋１〉＝Q2（ｎ）＋Ｆ …（４） Q4〈ｎ＋１〉＝Q3（ｎ）＋Ｇ …（５） Q5〈ｎ＋１〉＝Q4（ｎ）＋Ｈ …（６） （２）〜（６）式で、Qx（ｎ）はｎ番目のクロックfi
nが入力された時の状態を表わす。つまり、（２）〜
（６）式は、ｎ番目の状態とｎ＋１番目の状態の関係を
示すものである。Q1 <n + 1> = Q2 (n) + Q3 (n) + Q4 (n) + Q5 (n) ... (2) Q2 <n + 1> = Q1 (n) ... (3) Q3 <n + 1> = Q2 (n) + F ... ( 4) Q4 <n + 1> = Q3 (n) + G (5) Q5 <n + 1> = Q4 (n) + H (6) In the formulas (2) to (6), Qx (n) is the nth clock fi.
Indicates the state when n is input. That is, (2)-
Expression (6) shows the relationship between the nth state and the (n + 1) th state.
第２図は、本実施例に係るプリスケラのＤ形フリップ
フロップ２のQ2出力とマルチプレクサ12のS,F,G,Hの信
号レベルとの関係図である。尚、第２図で、＊は不確定
（Don′t care）を示す。第１図に示す回路構成では、
第２図に示す様に、S,F,G,Hの信号レベル全て“L"レベ
ルの場合、フリップフロップ２のQ2出力は入力クロック
finの７分周信号となる。また、マルチプレクサ12のＳ
入力が“H"レベルの場合は、D0b,D1b,D2b端子側が選択
されるので、F,G,H入力に拘らず４分周信号となる。そ
して、第１図に示すプリスケラの内部状態のカウントシ
ーケンスは第３図に示す様になる。例えばＳ＝Ｆ＝Ｇ＝
Ｈ＝“L"レベルとすると、（２）〜（６）式にQ1（ｎ）
＝Q2（ｎ）＝Q3（ｎ）＝Q4（ｎ）＝Q5（ｎ）＝“H"レベ
ルを入れてQ1〈ｎ＋１〉〜Q5〈ｎ＋１〉を求めると、こ
の求めた結果が第３図のカウント１欄のQ1〜Q5の値とな
る。以下同様にして、カウントｍ欄の値を（２）〜
（６）式のQ1（ｎ）〜Q5（ｎ）に入れて求めるQ1〈ｎ＋
１〉〜Q5〈ｎ＋１〉の値がカウントｍ＋１欄のQ1〜Q5の
値となる。FIG. 2 is a relationship diagram between the Q2 output of the D-type flip-flop 2 of the prescaler and the signal levels of S, F, G and H of the multiplexer 12 according to this embodiment. In addition, in FIG. 2, * indicates indeterminacy (Don't care). In the circuit configuration shown in FIG.
As shown in Fig. 2, when the signal levels of S, F, G and H are all "L" level, the Q2 output of the flip-flop 2 is the input clock.
It becomes the signal divided by 7 of fin. Also, S of the multiplexer 12
If the input is "H" level, D 0b, D 1b, since D 2b terminal side is selected, F, G, the quarter-frequency signal irrespective of the H input. The counting sequence of the internal state of the prescaler shown in FIG. 1 is as shown in FIG. For example, S = F = G =
When H = "L" level, Q1 (n) is given in equations (2) to (6).
= Q2 (n) = Q3 (n) = Q4 (n) = Q5 (n) = “H” level is entered and Q1 <n + 1> to Q5 <n + 1> are obtained, and the obtained result is shown in FIG. It becomes the value of Q1 to Q5 in the count 1 column. Similarly, the value of the count m column is (2) to
Enter Q1 (n) to Q5 (n) in equation (6) to obtain Q1 <n +
The values of 1> to Q5 <n + 1> become the values of Q1 to Q5 in the count m + 1 column.
次ぎに、第１図に示す分周回路の動作を第４図のタイ
ミングチャートを参照して説明する。尚、第４図の波形
ｐ〜ｗは、第１図中に同記号ｐ〜ｗを付した箇所の信号
波形である。また、第４図のタイミングチャートは、プ
リセットカウンタの入力Ｉが値２で、マルチプレクサ12
の入力F,G,Hが全て“L"レベルに設定されている場合の
ものである。Next, the operation of the frequency dividing circuit shown in FIG. 1 will be described with reference to the timing chart of FIG. The waveforms p to w in FIG. 4 are the signal waveforms of the portions marked with the same symbols p to w in FIG. The timing chart of FIG. 4 shows that the input I of the preset counter is the value 2 and the multiplexer 12
The inputs F, G, and H are all set to the “L” level.
プリセットカウンタ11は、クロックfin（波形Ｐ）を
４分周したＤ形フリップフロップ２のQ2出力（波形ｑ）
を入力Ｉの値２だけ計数し、計数終了とともにターミナ
ルカウント信号▲▼（波形Ｓ）を（区間T2〜T3）出
力する。“L"レベルになったターミナルカウント信号▲
▼によって、マルチプレクサ12は、Dxa（Ｘ＝０〜
２）側を選択する。これと同時に、プリセットカウンタ
11のパラレル・イネーブル信号▲▼が、“L"レベル
となり、Ｄ形フリップフロップ２のQ2出力（波形ｑ）の
区間T3開始点の立上がりのエッジで、再びプリセットカ
ウンタ11の入力Ｉ＝２が、カウンタ11内部にとりこまれ
る。The preset counter 11 outputs the Q2 output (waveform q) of the D-type flip-flop 2 obtained by dividing the clock fin (waveform P) by 4.
Is counted by the value 2 of the input I, and when the counting is completed, the terminal count signal ▲ ▼ (waveform S) is output (sections T 2 to T 3 ). Terminal count signal that goes to "L" level ▲
Due to ▼, the multiplexer 12 is D xa (X = 0 to 0
2) Select the side. At the same time, the preset counter
The parallel enable signal ▲ ▼ of 11 becomes “L” level, and the input I = 2 of the preset counter 11 is again at the rising edge of the starting point of the section T3 of the Q2 output (waveform q) of the D-type flip-flop 2. It is incorporated in the counter 11.
区間T3でのＤ形フリップフロップ２のQ2出力（波形
ｑ）は、マルチプレクサ12の入力F,G,Hが“L"レベルで
あるため、第２図、第３図に従って、クロックfinを７
分周したものとなる。一方、区間T4でのフリップフロッ
プのQ2出力（波形ｑ）は、マルチプレクサ12がDxb（Ｘ
＝０〜２）側を選択する（ターミナルカウント信号▲
▼＝“H"レベル）ので、クロックfinを４分周した波
形となる。The Q2 output (waveform q) of the D-type flip-flop 2 in the section T3 is set to the clock fin 7 according to FIGS. 2 and 3 because the inputs F, G and H of the multiplexer 12 are at “L” level.
It will be divided. On the other hand, in the Q2 output (waveform q) of the flip-flop in the section T4, the multiplexer 12 outputs D xb (X
= 0 ~ 2) side (terminal count signal ▲
▼ = “H” level), so the waveform is a clock fin divided by 4.
プリセットカウンタ11は、フリップフロップ２のQ2出
力（波形ｑ）を計数し、計数が終了すると再びターミナ
ルカウント信号▲▼を（区間T5からT6）出力する。The preset counter 11 counts the Q2 output (waveform q) of the flip-flop 2 and outputs the terminal count signal ▲ ▼ (sections T5 to T6) again when the counting is completed.
分周出力fout（波形ｗ）は、プリセットカウンタ11の
ターミナルカウント信号▲▼とオア／ノアゲート９
の出力（波形ｒ）の負論理積をとったものである。The frequency division output fout (waveform w) is the terminal count signal ▲ ▼ of the preset counter 11 and the OR / NOR gate 9
Is the negative logical product of the outputs (waveform r).
第１図に示す分周回路におけるクロックfinと分周出
力foutの分周比Ｍ＝fjn/foutは、次式（７）によって与
えられる。The frequency division ratio M = fjn / fout between the clock fin and the frequency division output fout in the frequency division circuit shown in FIG. 1 is given by the following equation (7).
Ｍ＝４×Ｉ＋４×Ｆ＋５×（・Ｇ） ＋６（・・Ｈ）＋７（・・） （７） ただしＩ≧０（・）は論理積を表わす。M = 4 × I + 4 × F + 5 × (· G) +6 (·· H) +7 (··) (7) where I ≧ 0 (·) represents a logical product.
従って、分周比Ｍは（６）式より明らかなように４か
ら連続的に変化させることができる。Therefore, the frequency division ratio M can be continuously changed from 4 as is clear from the equation (6).
本実施例では、クロックfinで動作するプリスケラ100
を成すフリップフロップ１〜５のQx出力（Ｘ＝１〜５）
と次段のデータ入力端子Ｄの間には、オアゲート6,7,8,
9があるだけなので、ほぼＤ形フリップフロップ単体で
の動作速度で動作させることが可能であり、クロックfi
nの高速化が可能である。In this embodiment, the prescaler 100 that operates with the clock fin is used.
Q x outputs of flip-flops 1 to 5 (X = 1 to 5)
Between the data input terminal D of the next stage and the OR gate 6,7,8,
Since there is only 9, it is possible to operate at almost the operating speed of the D-type flip-flop alone, and the clock fi
n can be speeded up.
一方、フリップフロップ３〜５の分周数制御入力F,G,
Hは、その入力を保持するタイミングが、第３図に示す
ように、“L"レベルの位置が１クロックずつずれている
ため、F,G,Hの制御データを異なったタイミングで保持
すると動作余裕が向上する。F,G,Hともにその制御デー
タを保持するタイミングが1finクロックずつ異なるた
め、制御回路101内に、Ｄフリップフロップ13〜15を設
け、Ｇは1finクロック、Ｈは2finクロック遅らせて、プ
リスケラ100の分周制御を行なっている。したがってク
ロックfinの周波数を下げても制御データG,Hをクロック
finの分解能で遅延しているため、安定して動作する。On the other hand, the frequency division control inputs F, G, of the flip-flops 3 to 5,
As for H, the timing of holding its input is shifted by one clock at the "L" level position as shown in Fig. 3. Therefore, if the control data of F, G, and H are held at different timings, it operates. The margin is improved. Since the timings of holding the control data of F, G, and H are different by 1fin clock, D flip-flops 13 to 15 are provided in the control circuit 101, G is delayed by 1fin clock, and H is delayed by 2fin clock. Dividing control is performed. Therefore, even if the frequency of the clock fin is lowered, the control data G and H are clocked.
Since it is delayed by the resolution of fin, it operates stably.
尚、本実施例では、プリセットカウンタの前段に設け
たプリスケラの分周数を４〜７としたが、一般的にはＮ
〜2N-1とし、Ｎを任意としても本発明が制限されるもの
ではないことはいうまでもない。In this embodiment, the frequency division number of the prescaler provided in the preceding stage of the preset counter is set to 4 to 7, but it is generally N.
Needless to say, the present invention is not limited to any value of 2N-1 to N.
以上詳細に説明したように、本発明によれば動作周波
数範囲、および可変範囲が広い高速な分周回路が得られ
るので、種々の電子回路等の要求に応ずることができ、
その効果は顕著である。As described in detail above, according to the present invention, since a high-speed frequency dividing circuit having a wide operating frequency range and a wide variable range can be obtained, it is possible to meet the demands of various electronic circuits,
The effect is remarkable.
第１図は本発明の一実施例に係る分周回路の構成図、第
２図は第１図に示す分周回路を構成するプリスケラの機
能を示す図、第３図はプリスケラのカウントシーケンス
図、第４図は第１図に示す分周回路の動作を説明するタ
イミングチャートである。 1,2,3,4,5,13,14,15……Ｄ形フリップフロップ、6,7,8
……オアゲート、９……オア／ノアゲート、10……オア
ゲート,11……プリセットカウンタ、12……マルチプレ
クサ、100……プリスケラ、101……制御回路。FIG. 1 is a block diagram of a frequency dividing circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing the function of a prescaler constituting the frequency dividing circuit shown in FIG. 1, and FIG. 3 is a count sequence diagram of the prescaler. , FIG. 4 is a timing chart for explaining the operation of the frequency dividing circuit shown in FIG. 1,2,3,4,5,13,14,15 …… D-type flip-flops, 6,7,8
... OR gate, 9 ... OR / NO gate, 10 ... OR gate, 11 ... preset counter, 12 ... multiplexer, 100 ... prescaler, 101 ... control circuit.
Claims (1)
ットカウンタと、該プリセットカウンタが計数終了信号
を出力しているときは前記プリスケラの分周数を外部か
らＮ〜2N-1の範囲で制御し前記プリセットカウンタが計
数終了信号を出力していないときは前記プリスケラの分
周数をＮとする制御回路とを備え、 前記プリスケラは、該プリスケラの分周数がＮ〜2N-1の
とき3N/2−１個のＤ型フリップフロップを有し、第１番
目のＤ型フリップフロップのＤ入力に、第N/2番目，第N
/2＋１番目，…，第3N/2−１番目のＤ型フリップフロッ
プの出力の論理和をとった信号を帰還させると共に、
該論理和の反転出力と前記プリセットカウンタの計数終
了信号の負論理積を分周出力とし、第Ｍ番目のＤ型フリ
ップフロップのＱ出力を第Ｍ＋１番目（１≦Ｍ≦3N/2−
２）のＤ入力に接続し、第N/2＋１番目以降のＤ型フリ
ップフロップのＤ入力に分周数制御用端子を設けた構成
とし、 前記制御回路はマルチプレクサとＤ型フリップフロップ
を有し、前記プリスケラを構成する第N/2＋１番目以降
のＤ型フリップフロップに印加する前記分周数制御用端
子からの制御データを前記制御回路内のＤ型フリップフ
ロップで順次１入力クロック周期づつ遅延量を増加させ
印加する構成とする ことを特徴とする分周回路。1. A prescaler having a frequency division number of N to 2N-1, a preset counter, and when the preset counter outputs a counting end signal, the frequency division number of the prescaler is externally N to 2N-1. And a control circuit which controls the frequency of the prescaler to be N when the preset counter does not output a counting end signal, and the prescaler has a frequency of N to 2N− When it has 1, it has 3N / 2−1 D-type flip-flops, and the D-input of the first D-type flip-flop has the N / 2th, Nth
/ 2 + 1st, ..., The 3N / 2−1th D-type flip-flop outputs the signal obtained by the logical sum of the outputs, and
A negative logical product of the inverted output of the logical sum and the count end signal of the preset counter is used as the frequency division output, and the Q output of the Mth D-type flip-flop is the M + 1th (1 ≦ M ≦ 3N / 2−
2) The configuration is such that it is connected to the D input and the frequency division control terminal is provided at the D input of the N / 2 + 1th and subsequent D-type flip-flops, and the control circuit has a multiplexer and a D-type flip-flop. The control data from the frequency dividing number control terminal applied to the N / 2 + 1th and subsequent D-type flip-flops forming the prescaler is sequentially delayed by one input clock cycle in the D-type flip-flop in the control circuit. A frequency divider circuit configured to increase and apply.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232560A JP2530663B2 (en) | 1987-09-18 | 1987-09-18 | Divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232560A JP2530663B2 (en) | 1987-09-18 | 1987-09-18 | Divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477223A JPS6477223A (en) | 1989-03-23 |
| JP2530663B2 true JP2530663B2 (en) | 1996-09-04 |
Family
ID=16941243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232560A Expired - Lifetime JP2530663B2 (en) | 1987-09-18 | 1987-09-18 | Divider circuit |
Country Status (1)
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| JP (1) | JP2530663B2 (en) |
Families Citing this family (2)
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| US5787344A (en) * | 1994-06-28 | 1998-07-28 | Scheinert; Stefan | Arrangements of base transceiver stations of an area-covering network |
| JP2877116B2 (en) | 1996-12-26 | 1999-03-31 | 日本電気株式会社 | Wireless communication system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52108762A (en) * | 1976-03-09 | 1977-09-12 | Toshiba Corp | Frequency division circuit |
| JPS5429954A (en) * | 1977-08-10 | 1979-03-06 | Seiko Epson Corp | Frequency devider circuit |
-
1987
- 1987-09-18 JP JP62232560A patent/JP2530663B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477223A (en) | 1989-03-23 |
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