JP2526385B2 - Method for manufacturing field effect transistor - Google Patents

Method for manufacturing field effect transistor

Info

Publication number
JP2526385B2
JP2526385B2 JP1001965A JP196589A JP2526385B2 JP 2526385 B2 JP2526385 B2 JP 2526385B2 JP 1001965 A JP1001965 A JP 1001965A JP 196589 A JP196589 A JP 196589A JP 2526385 B2 JP2526385 B2 JP 2526385B2
Authority
JP
Japan
Prior art keywords
layer
element isolation
recess
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1001965A
Other languages
Japanese (ja)
Other versions
JPH02183543A (en
Inventor
正 齊藤
Original Assignee
工業技術院長
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 工業技術院長 filed Critical 工業技術院長
Priority to JP1001965A priority Critical patent/JP2526385B2/en
Publication of JPH02183543A publication Critical patent/JPH02183543A/en
Application granted granted Critical
Publication of JP2526385B2 publication Critical patent/JP2526385B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、ゲート電極と、ソース電極・ドレイン電
極との間隔を極限まで短縮し特性向上を図った化合物半
導体電界効果トランジスタの製造方法に関するものであ
る。
Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a compound semiconductor field effect transistor in which the distance between a gate electrode and a source electrode / drain electrode is shortened to the limit to improve the characteristics. Is.

(従来の技術) 高速・高周波デバイスの実現を図るため化合物半導体
デバイスの研究が従来から精力的に行われている。リセ
ス構造のゲート電極を有する砒化ガリウム電界効果トラ
ンジスタ(以下GaAs FETと略称することもある。)もそ
の一例である。以下、文献(電子通信学会技術研究報告
ED86−57(昭和61年)PP.57〜64)に開示されている逆
構造HEMT(High Electron Mobility Transistor)の例
により従来のGaAsFETの構造と、その製造方法とにつき
簡単に説明する。
(Prior Art) Research on compound semiconductor devices has been vigorously carried out to realize high-speed and high-frequency devices. An example thereof is a gallium arsenide field effect transistor (hereinafter, also abbreviated as GaAs FET) having a recess structure gate electrode. The following documents (Technical report of IEICE)
The structure of a conventional GaAs FET and a method of manufacturing the same will be briefly described by using an example of an inverted structure HEMT (High Electron Mobility Transistor) disclosed in ED86-57 (1986) PP.57-64).

第3図は、上述の文献に開示されている従来の逆構造
HEMTを概略的に示す断面図である。なお図面が複雑化す
ることを回避するため、断面を示すハッチングは一部省
略してある。
FIG. 3 is a conventional reverse structure disclosed in the above-mentioned document.
It is sectional drawing which shows HEMT roughly. In order to avoid complication of the drawing, some hatching showing a cross section is omitted.

第3図において、11で示すものはCr(クロム)ドープ
HB(水平ブリッジマン)半絶縁性GaAs基板である。この
GaAs基板11上には、基板側から、バッファ層としての、
アンドープGaAs層13、AlGaAs層15、キャリア供給層とし
てのn+型AlGaAs層17、スペーサー層としてのアンドープ
AlGaAs層19、チャネル層としてのアンドープGaAs層21、
さらにn型GaAs層23及びn+型GaAs層25がこの順で設けら
れている。なお第3図中21aで示すものは二次元電子ガ
スであり、35で示すものは素子間分離領域である。また
さらに、このGaAs基板11上にはn+型GaAs層25の表面から
n型GaAs層23に至る27で示すリセスが設けられており、
このリセス27内には29で示すゲート電極が設けられてい
る。さらに、n+型GaAs層25のリセス27を挟む両側の領域
の一方の領域上の、リセス27の縁部27aから離間した位
置には31で示すソース電極が設けられており、他方の領
域上のリセス27の縁部27bから離間した位置には33で示
すドレイン電極が設けられている。ここでソース電極31
及びドレイン電極33がリセス27の縁部27a及び27bからそ
れぞれ離間させて即ちゲート電極29から離間させて設け
られている理由は、従来のGaAsFETのソース電極及びド
レイン電極が、AuGe−Ni−Au(p型GaAs層に対しては例
えばAu−Zn)等のような合金系材料で構成されているた
めである。つまり、従来においては、ソース電極31及び
ドレイン電極33形成用の材料としてAuGe/Ni/Auを積層し
これを熱処理(シンター)し合金化すると共にn+GaAs層
中にGeを拡散させて高濃度不純物領域(合金化層)を形
成してオーミック接触としているが、合金化層がゲート
電極側にしみ出すためにゲート電極とソースまたはドレ
イン電極との間隔を狭くしすぎるとショットキー特性等
が悪化することになる。このような現象については例え
ば文献(ジャーナル・オブ・バキューム・サイエンス・
テクノロジー(J.Vac.Sci.Technol.)B5.(1987)P.103
0)に開示されている。従って、ソース電極及びドレイ
ン電極はゲート電極から所定距離離間させる必要があっ
た。
In FIG. 3, reference numeral 11 indicates Cr (chromium) doping.
HB (Horizontal Bridgman) Semi-insulating GaAs substrate. this
On the GaAs substrate 11, from the substrate side, as a buffer layer,
Undoped GaAs layer 13, AlGaAs layer 15, n + type AlGaAs layer 17 as a carrier supply layer, undoped as a spacer layer
AlGaAs layer 19, undoped GaAs layer 21 as a channel layer,
Further, the n-type GaAs layer 23 and the n + -type GaAs layer 25 are provided in this order. In FIG. 3, 21a indicates a two-dimensional electron gas, and 35 indicates an element isolation region. Furthermore, on this GaAs substrate 11, a recess 27 is provided from the surface of the n + type GaAs layer 25 to the n type GaAs layer 23.
A gate electrode indicated by 29 is provided in the recess 27. Further, a source electrode indicated by 31 is provided at a position separated from the edge portion 27a of the recess 27 on one of the regions on both sides of the recess 27 of the n + type GaAs layer 25, and on the other region. A drain electrode indicated by 33 is provided at a position separated from the edge 27b of the recess 27. Source electrode 31 here
The reason why the drain electrode 33 and the drain electrode 33 are provided apart from the edge portions 27a and 27b of the recess 27, that is, apart from the gate electrode 29 is that the source electrode and the drain electrode of the conventional GaAs FET are AuGe-Ni-Au ( This is because the p-type GaAs layer is made of an alloy material such as Au-Zn). In other words, conventionally, AuGe / Ni / Au was laminated as a material for forming the source electrode 31 and the drain electrode 33, and this was heat-treated (sintered) and alloyed, and Ge was diffused into the n + GaAs layer to achieve a high concentration. An ohmic contact is formed by forming an impurity region (alloyed layer), but the alloyed layer exudes to the gate electrode side, so if the gap between the gate electrode and the source or drain electrode is too narrow, the Schottky characteristics, etc. deteriorate. Will be done. For such a phenomenon, for example, refer to the literature (Journal of Vacuum Science,
Technology (J.Vac.Sci.Technol.) B5. (1987) P.103
0). Therefore, it is necessary to separate the source electrode and the drain electrode from the gate electrode by a predetermined distance.

また、第3図に示した従来のGaAsFETは例えば以下に
説明するような方法で製造されていた。第4図(A)〜
(C)はその説明に供する図であり、製造工程中の主な
工程での素子の様子を断面図を以って示した図である。
なおこれらの図においても断面を示すハッチングは一部
省略してある。
Further, the conventional GaAs FET shown in FIG. 3 was manufactured by the method described below, for example. FIG. 4 (A)-
FIG. 6C is a diagram used for the description, and is a diagram showing a state of the element in a main process of the manufacturing process with a cross-sectional view.
In these drawings, hatching showing a cross section is partially omitted.

まず、GaAs基板11上に例えばMBE(分子線エピタキ
シ)法により、GaAs層13、AlGaAs層15、n+型AlGaAs層1
7、アンドープAlGaAs層19、アンドープGaAs層21、n型G
aAs層23及びn+型GaAs層25をこの順に成長させる。次い
で、n+GaAs層25上に、素子間分離領域形成予定領域は露
出するレジストパターン(図示せず)が形成された後、
n+GaAs層25等に対し16O+イオンが注入され素子間分離領
域35が形成され素子間が分離される(第4図(A)参
照)。
First, the GaAs layer 13, the AlGaAs layer 15, the n + -type AlGaAs layer 1 are formed on the GaAs substrate 11 by, for example, the MBE (molecular beam epitaxy) method.
7, undoped AlGaAs layer 19, undoped GaAs layer 21, n-type G
The aAs layer 23 and the n + type GaAs layer 25 are grown in this order. Next, after a resist pattern (not shown) is formed on the n + GaAs layer 25 to expose the element isolation region formation planned region,
16 O + ions are implanted into the n + GaAs layer 25 and the like to form an element isolation region 35 to isolate the elements (see FIG. 4 (A)).

次に、素子間分離に用いたレジストパターンが除去さ
れ、その後公知の薄膜形成法及びリフトオフ法によって
n+GaAs層25の所定位置に当該GaAsFETのソース電極31及
びドレイン電極33としてAuGe/Ni/Au電極が形成され、そ
の後シンターが行なわれてオーミック接触とされる(第
4図(B)参照)。
Next, the resist pattern used for element isolation is removed, and then the known thin film forming method and lift-off method are used.
AuGe / Ni / Au electrodes are formed as the source electrode 31 and the drain electrode 33 of the GaAs FET at predetermined positions on the n + GaAs layer 25, and thereafter sintering is performed to make ohmic contact (see FIG. 4 (B)). .

次に、このオーミック電極31,33を含むn+GaAs層25上
に断面がオーバーハング形状となるレジストパターン37
が形成され、その後これをマスクとして低加速電圧Arイ
オンミリングによってリセス27が形成される。GaAsFET
の閾値電圧はこのイオンミリング量で制御出来る(第4
図(C)参照)。次いで、レジストパターン37及びリセ
ス27上にゲート電極形成用の例えばAlが蒸着され、その
後リフトオフ法によりゲート電極29がセルフアラインで
形成される(第3図参照)。
Next, on the n + GaAs layer 25 including the ohmic electrodes 31 and 33, a resist pattern 37 having an overhanging cross section is formed.
Is formed, and then the recess 27 is formed by low acceleration voltage Ar ion milling using this as a mask. GaAs FET
The threshold voltage of can be controlled by this ion milling amount (4th
(See FIG. (C)). Then, for example, Al for forming a gate electrode is vapor-deposited on the resist pattern 37 and the recess 27, and then the gate electrode 29 is formed by self-alignment by the lift-off method (see FIG. 3).

(発明が解決しようとする課題) しかしながら、従来のGaAsFETは、ソース電極及びド
レイン電極を合金化法によりオーミック電極形成法で得
ているため、ゲート電極と、ソース電極及びドレイン電
極との間隔を狭めるには既に説明したような理由から限
度があった。このため、ゲート電極と、ソース電極及び
ドレイン電極との間隔をより狭めてソース抵抗を低減さ
せFETの特性向上を図ることが出来ないという問題点が
あった。
(Problems to be solved by the invention) However, in the conventional GaAs FET, since the source electrode and the drain electrode are obtained by the ohmic electrode formation method by the alloying method, the distance between the gate electrode and the source electrode and the drain electrode is narrowed. Was limited for the reasons already explained. For this reason, there is a problem in that it is impossible to further reduce the source resistance by narrowing the gap between the gate electrode and the source and drain electrodes and improve the characteristics of the FET.

この発明はこのような点に鑑みなされたものであり、
従ってこの発明の目的は、ゲート電極と、ソース及びド
レイン電極との間隔を従来よりも著しく短縮した化合物
半導体電界効果トランジスタと、その製造方法とを提供
することにある。
The present invention has been made in view of such points,
Therefore, an object of the present invention is to provide a compound semiconductor field effect transistor in which the distance between the gate electrode and the source and drain electrodes is significantly shortened as compared with the prior art, and a method for manufacturing the same.

(課題を解決するための手段) この目的の達成をはかるため、この発明は、 リセス構造を具える電界効果トランジスタであって、
化合物半導体層のリセスを挟む両側の領域の一方にソー
ス電極が他方にドレイン電極が前記リセスの縁部にまで
それぞれ延在するように設けてあり、かつ、前記ソース
及びドレイン電極がオーミック電極から成る電界効果ト
ランジスタを製造するに当たり、 前記化合物半導体層上に、前記化合物半導体層と反応
しない高不純物濃度の半導体層からなるオーミック電極
層を形成する工程と、 前記オーミック電極層上に、当該電界効果トランジス
タの素子間分離領域形成予定領域を露出する素子間分離
パターンを形成する工程と、 前記素子間分離パターンをマスクとして、イオン注入
により素子間分離領域を形成する工程と、 前記素子間分離パターンをマスクとして、前記オーミ
ック電極層の露出部分を除去する工程と、 前記オーミック電極層の残存部分のゲート電極形成予
定領域に対応する領域を露出するゲートパターンを形成
後、前記ゲートパターンをマスクとして用いリセスエッ
チング及びゲート電極形成を行う工程とを含むことを特
徴とする。
(Means for Solving the Problems) In order to achieve this object, the present invention provides a field effect transistor having a recess structure,
A source electrode is provided in one of regions on both sides of the recess of the compound semiconductor layer so as to extend to the edge of the recess, and the source and drain electrodes are ohmic electrodes. In manufacturing a field effect transistor, a step of forming, on the compound semiconductor layer, an ohmic electrode layer formed of a semiconductor layer having a high impurity concentration that does not react with the compound semiconductor layer; and the field effect transistor on the ohmic electrode layer. A step of forming an element isolation pattern that exposes the element isolation area formation planned area, a step of forming the element isolation area by ion implantation using the element isolation pattern as a mask, and the element isolation pattern as a mask As a step of removing an exposed portion of the ohmic electrode layer, After the gate pattern to expose regions corresponding to the gate electrode formation region of the remaining portion of the formation, characterized in that it comprises a step of performing recess etching and the gate electrode formed using the gate pattern as a mask.

なお、ここでいう化合物半導体層と反応しない高不純
物濃度の半導体層からなるオーミック電極層は、例え
ば、As(砒素)を1019cm-3オーダーというような高い濃
度で含むGe(ゲルマニウム)等の物質で構成することが
できる。
Note that the ohmic electrode layer made of a semiconductor layer having a high impurity concentration that does not react with the compound semiconductor layer here is formed of, for example, Ge (germanium) containing As (arsenic) at a high concentration such as 10 19 cm −3 . It can be composed of substances.

(作用) 一方この出願の電界効果トランジスタの製造方法によ
れば、素子間分離用のパターンは、素子間分離のために
用いるだけでなくオーミック電極層の素子間分離パター
ンから露出している部分を除去するためにも用いられ
る。またゲートパターンは、リセスエッチング用マス
ク、ゲート電極形成のためのリフトオフ用マスク、さら
に、オーミック電極層を分断しソース及びドレイン電極
のパターニングをするためのマスクとしても用いられ
る。このように各パターンは複数の工程において共用さ
れる。また素子間分離領域、ゲート電極、ソース電極及
びドレイン電極がセルフアライン的に形成される。
(Operation) On the other hand, according to the method for manufacturing the field effect transistor of this application, the pattern for element isolation is used not only for element isolation but also for the portion exposed from the element isolation pattern of the ohmic electrode layer. Also used to remove. The gate pattern is also used as a mask for recess etching, a lift-off mask for forming a gate electrode, and a mask for dividing the ohmic electrode layer and patterning the source and drain electrodes. In this way, each pattern is shared in a plurality of steps. Further, the element isolation region, the gate electrode, the source electrode and the drain electrode are formed in a self-aligned manner.

(実施例) 以下、この発明の電界効果トランジスタの製造方法
を、逆構造HEMTに適用した例により説明する。なお、以
下の各実施例の説明で用いる各図面はこの発明が理解で
きる程度に概略的に示してあるにすぎず、従って、各構
成成分の寸法、形状及び配置関係等は図示例にのみ限定
されるものではないことは理解されたい。また、以下の
説明に用いる各図において同様な構成成分は同一の符号
を付して示してあると共に、第3図及び第4図を用いて
既に説明した構成成分と同様な構成成分にはこれら図中
に用いた番号と同一の番号を付してある。
(Example) Hereinafter, a method for manufacturing a field effect transistor according to the present invention will be described with reference to an example applied to an inverted HEMT. It should be noted that the drawings used in the following description of each embodiment are only schematically illustrated to the extent that the present invention can be understood, and therefore, the dimensions, shapes, arrangement relationships, etc. of each constituent component are limited to the illustrated examples. It should be understood that this is not what is done. Also, in each of the drawings used in the following description, the same components are denoted by the same reference numerals, and the same components as those already described with reference to FIG. 3 and FIG. The same numbers as those used in the figure are attached.

電界効果トランジスタの構造説明 第1図は、この発明により製造した逆構造HEMTを概略
的に示した断面図である。なお図面が複雑化することを
回避するため、断面を示すハッチングは一部省略してあ
る。
Description of Structure of Field-Effect Transistor FIG. 1 is a sectional view schematically showing an inverted HEMT manufactured according to the present invention. In order to avoid complication of the drawing, some hatching showing a cross section is omitted.

第1図において、11で示すものは逆構造HEMTの作製に
用いたCr(クロム)ドープHB(水平ブリッジマン)半絶
縁性GaAs基板である。このGaAs基板11上には、バッファ
層及び動作層が設けてあり具体的には、基板側から、バ
ッファ層としての、アンドープGaAs層13、AlGaAs層15、
キャリア供給層としてのn+型AlGaAs層17、スペーサー層
としてのアンドープAlGaAs層19、チャネル層としてのア
ンドープGaAs層21、さらにn型GaAs層23及びn+型GaAs層
25がこの順で備わっている。なお第1図中21aで示すも
のは二次元電子ガスであり、35で示すものは素子間分離
領域である。またさらに、このGaAs基板11上にはn型Ga
As層23に至る深さの27で示すリセスが設けてあり、この
リセス27内には29で示すゲート電極が設けてある。さら
に、化合物半導体層(この場合はn+GaAs層25)のリセス
27を挟む両側の領域の一方にソース電極41が他方にドレ
イン電極43がリセス27の縁部27a,27bにまでそれぞれ延
在するように設けてある。そして、これらソース電極41
及びドレイン電極43は、ここで用いられている化合物半
導体と反応しないオーミック電極(以下、『ノンアロイ
オーミック電極』という)で構成してある。なおノンア
ロイオーミック電極の構成材料であるが、この実施例で
は、As(砒素)例えば1019cm-3オーダーというような高
い濃度で含むGe(ゲルマニウム)を以って構成してい
る。第1図に示した逆構造HEMTによれば、ゲート電極29
にソース電極41及びドレイン電極43が、従来より極めて
近づくためソース抵抗がより減少するので高9m化が図れ
る。
In FIG. 1, reference numeral 11 is a Cr (chromium) -doped HB (horizontal Bridgman) semi-insulating GaAs substrate used for manufacturing the inverted HEMT. A buffer layer and an operation layer are provided on the GaAs substrate 11, and specifically, from the substrate side, as a buffer layer, an undoped GaAs layer 13, an AlGaAs layer 15,
N + type AlGaAs layer 17 as a carrier supply layer, undoped AlGaAs layer 19 as a spacer layer, undoped GaAs layer 21 as a channel layer, and n type GaAs layer 23 and n + type GaAs layer
25 are provided in this order. In FIG. 1, 21a indicates a two-dimensional electron gas, and 35 indicates an element isolation region. Furthermore, n-type Ga is formed on the GaAs substrate 11.
A recess 27 having a depth reaching the As layer 23 is provided, and a gate electrode 29 is provided in the recess 27. In addition, the recess of the compound semiconductor layer (n + GaAs layer 25 in this case)
A source electrode 41 and a drain electrode 43 are provided in one of the regions on both sides of the recess 27 so as to extend to the edges 27a and 27b of the recess 27, respectively. And these source electrodes 41
The drain electrode 43 is an ohmic electrode that does not react with the compound semiconductor used here (hereinafter referred to as "non-alloy ohmic electrode"). Although it is a constituent material of the non-alloy ohmic electrode, in this embodiment, it is composed of As (arsenic) such as Ge (germanium) contained at a high concentration such as 10 19 cm −3 order. According to the inverted structure HEMT shown in FIG.
In addition, since the source electrode 41 and the drain electrode 43 are much closer than in the conventional case, the source resistance is further reduced, and the height can be increased to 9 m.

なお、この発明は、逆構造HEMTのみに適用出来るとい
うものではなく、例えばリセス構造を有する通常のHEMT
とかMESFET等の他の構造の電界効果トランジスタに広く
適用出来るものである。従って、実施例ではゲート容量
を抑える目的をもった逆構造HEMTにこの発明を適用して
いるためソース電極及びドレイン電極を設ける化合物半
導体層をn+GaAs層25とし、リセスをnGaAs層23に至る深
さのものとしているが、両電極を設ける化合物半導体層
やリセスを設ける化合物半導体層は、電界効果トランジ
スタの種類に応じ適正な層に変更されるものであること
は理解されたい。
It should be noted that the present invention is not applicable only to the inverted structure HEMT, and for example, a normal HEMT having a recess structure is used.
It is widely applicable to field effect transistors of other structures such as MESFET. Therefore, in the embodiment, since the present invention is applied to the inverted HEMT having the purpose of suppressing the gate capacitance, the compound semiconductor layer for providing the source electrode and the drain electrode is the n + GaAs layer 25 and the recess reaches the nGaAs layer 23. Although the depth is set to the depth, it is to be understood that the compound semiconductor layer provided with both electrodes and the compound semiconductor layer provided with the recess are changed to appropriate layers according to the type of the field effect transistor.

製造方法の説明 第2図(A)〜(F)はこの発明の実施例の説明に供
する製造工程図であり、製造工程中の主な工程における
試料の様子を断面図を以って示したものである。なおこ
れら図においても図面が複雑化することを回避するため
断面を示すハッチングは一部省略してある。
Description of Manufacturing Method FIGS. 2 (A) to 2 (F) are manufacturing process diagrams for explaining an embodiment of the present invention, in which sectional views show the state of the sample in the main process during the manufacturing process. It is a thing. In these drawings, hatching showing a cross section is partially omitted in order to avoid making the drawings complicated.

この実施例ではまず、HEMTを作製するために化合物半
導体層の積層体を形成する必要がある。従って、GaAs基
板11上に例えばMBE(分子線エピタキシ)法により、バ
ッファ層としてのアンドープGaAs層13(厚さ100nm)、A
lGaAs層15(厚さ100nm)、キャリア供給層としてのn+
AlGaAs層17(ドープ量1.1×1018cm-3,厚さ15nm)、ス
ペーサ層としてのアンドープAlGaAs層19(厚さ4nm)、
チャネル層としてのアンドープGaAs層21(厚さ20nm)、
さらにn型GaAs層23(厚さ50nm、キャリア濃度5×1017
cm-3)及びn+GaAs層25(厚さ50nm、キャリア濃度4×10
18cm-3)をこの順で成長させる。
In this example, first, it is necessary to form a laminated body of compound semiconductor layers in order to manufacture a HEMT. Therefore, an undoped GaAs layer 13 (thickness 100 nm) as a buffer layer, A, is formed on the GaAs substrate 11 by, for example, the MBE (molecular beam epitaxy) method.
lGaAs layer 15 (thickness 100 nm), n + type as carrier supply layer
AlGaAs layer 17 (dope amount 1.1 × 10 18 cm −3 , thickness 15 nm), undoped AlGaAs layer 19 (thickness 4 nm) as a spacer layer,
Undoped GaAs layer 21 (thickness 20 nm) as a channel layer,
Furthermore, the n-type GaAs layer 23 (thickness 50 nm, carrier concentration 5 × 10 17
cm -3 ) and n + GaAs layer 25 (thickness 50 nm, carrier concentration 4 × 10
18 cm -3 ) are grown in this order.

次に、リセスが形成されることになる化合物半導体層
の最上層であるn+GaAs層25上にノンアロイオーミック電
極層51を形成するが、このことをこの実施例では以下に
説明するように行った。
Next, the non-alloy ohmic electrode layer 51 is formed on the n + GaAs layer 25, which is the uppermost layer of the compound semiconductor layer in which the recess is to be formed. This is as described below in this embodiment. went.

ノンアロイオーミック電極層51としては、As(砒素)
を1019cm-3オーダーで含むGe(ゲルマニウム)層51とし
た。そして、n+GaAs層25上へのInAs層51の形成は、MBE
法を用いて行った(第2図(A)参照)。なお、InAs層
51の形成はMBE法に限られるものではなく、他の好適な
方法例えばMOCVD法(有機金属熱分解気相成長法)で行
うことも出来る。
As the non-alloy ohmic electrode layer 51, As (arsenic)
Was formed on the order of 10 19 cm −3 to form a Ge (germanium) layer 51. Then, the InAs layer 51 is formed on the n + GaAs layer 25 by MBE.
Method (see FIG. 2 (A)). InAs layer
The formation of 51 is not limited to the MBE method, and other suitable methods such as MOCVD (metalorganic pyrolysis vapor phase growth method) can also be used.

次に、このノンアロイオーミック電極層51上に当該電
界効果トランジスタの素子間分離領域形成予定領域は露
出する素子間分離パターンとして、アクティブ領域を覆
う53で示すレジストパターンを形成する(第2図(B)
参照)。
Next, on the non-alloy ohmic electrode layer 51, a resist pattern shown by 53 covering the active region is formed as an element isolation pattern exposing the element isolation area formation planned region of the field effect transistor (see FIG. 2 ( B)
reference).

次に、このレジストパターン53をマスクとしO+イオン
注入により素子間分離領域35を形成し(第2図(C)参
照)、さらにこのレジストパターン53をそのままノンア
ロイオーミック電極層51のエッチング用マスクとして用
い、このノンアロイオーミック層51のレジストパターン
53から露出している部分を例えばArイオンミリングによ
って除去する(第2図(D)参照)。
Next, the element isolation region 35 is formed by O + ion implantation using the resist pattern 53 as a mask (see FIG. 2C), and the resist pattern 53 is directly used as an etching mask for the non-alloy ohmic electrode layer 51. Used as the resist pattern of the non-alloy ohmic layer 51
The portion exposed from 53 is removed by, for example, Ar ion milling (see FIG. 2 (D)).

次に、素子間分離パターンであるレジストパターン53
を除去後、ノンアロイオーミック電極層の残存部分51a
のゲート電極形成予定領域に対応する領域を露出するゲ
ートパターン55として例えば断面形状がオーバーハング
状のレジストパターン55を、ノンアロイオーミック電極
層の残存部分51aを含むn+GaAs層25上に形成する。続い
て、このレジストパターン55を用い例えばArイオンミリ
ングによって、ノンアロイオーミック電極層の残存部51
a表面からnGaAs層23に至るリセスエッチングを行う。こ
のリセスエッチングが終了するとノンアロイオーミック
電極層の残存部51aは分断され、分断された一方の部分
でソース電極41が構成出来、他方の部分でドレイン電極
43が構成出来る(第2図(E)参照)。続いて、リセス
エッチングに用いたレジストパターン55及びリセス27上
にゲート電極形成用材料(例えばAl等)を被着させ、そ
の後レジストパターン55を除去してゲート電極形成用材
料の不要部分を除去し(リフトオフし)、リセス27内に
ゲート電極29を形成する(第2図(F)参照)。なおゲ
ート電極形成用材料の被着は、指向性の強い成膜方法を
用いて行うほうが好ましい。
Next, a resist pattern 53 which is an element isolation pattern
After removing the remaining portion 51a of the non-alloy ohmic electrode layer
As a gate pattern 55 exposing a region corresponding to the gate electrode formation planned region of, for example, a resist pattern 55 having an overhang-shaped cross section is formed on the n + GaAs layer 25 including the remaining portion 51a of the non-alloy ohmic electrode layer. . Then, using this resist pattern 55, for example, by Ar ion milling, the remaining portion 51 of the non-alloy ohmic electrode layer is formed.
Recess etching is performed from the a surface to the nGaAs layer 23. When this recess etching is completed, the remaining portion 51a of the non-alloy ohmic electrode layer is divided, the source electrode 41 can be configured by one of the divided portions, and the drain electrode can be formed by the other portion.
43 can be configured (see FIG. 2 (E)). Then, a gate electrode forming material (such as Al) is deposited on the resist pattern 55 and the recess 27 used for the recess etching, and then the resist pattern 55 is removed to remove unnecessary portions of the gate electrode forming material. (Lift off), and the gate electrode 29 is formed in the recess 27 (see FIG. 2 (F)). The deposition of the gate electrode forming material is preferably performed by using a film forming method having a strong directivity.

以上の手順により、第1図に示した逆構造HEMTを得る
ことが出来る。
Through the above procedure, the inverted HEMT shown in FIG. 1 can be obtained.

なお、この製造方法の発明は上述の実施例にのみ限定
されるものではなく例えば以下に説明するような変更を
加えることが出来る。
It should be noted that the invention of this manufacturing method is not limited to the above-described embodiments, and modifications such as those described below can be added.

実施例では素子間分離を酸素イオン注入により行って
いるが、素子間分離領域をエッチング除去してしまいメ
サ型のアクティブ領域を残存させて素子間分離を行って
も良い。
Although the element isolation is performed by oxygen ion implantation in the embodiment, the element isolation may be performed by etching away the element isolation region and leaving the mesa type active region.

また、製造方法の実施例中で述べた膜厚等の数値的条
件は単なる例示にすぎず、逆構造HEMTの設計に応じて変
更されるものであることは理解されたい。
Further, it should be understood that the numerical conditions such as the film thickness described in the embodiments of the manufacturing method are merely examples and may be changed according to the design of the inverted structure HEMT.

さらに、この発明の製造方法は、逆構造HEMTのみに適
用出来るというものではなく、リセス構造を有する他の
構造の電界効果トランジスタの製造に広く適用出来るも
のである。従って、ソース電極及びドレイン電極を設け
る化合物半導体層(実施例ではn+GaAs層25)や、リセス
エッチングする化合物半導体層(同n+GaAs層25、nGaAs
層23)は、電界効果トランジスタの種類に応じ適正な層
に変更されるものであることは理解されたい。
Further, the manufacturing method of the present invention is not only applicable to the inverted HEMT, but can be widely applied to the manufacture of field effect transistors having other structures having the recess structure. Therefore, the compound semiconductor layer provided with the source electrode and the drain electrode (n + GaAs layer 25 in the embodiment) and the compound semiconductor layer for recess etching (the same n + GaAs layer 25, nGaAs)
It is to be understood that layer 23) is modified to the appropriate layer depending on the type of field effect transistor.

(発明の効果) 上述した説明からも明らかなように、この発明の電界
効果トランジスタの製造方法によれば、素子間分離用の
パターンは、素子間分離のために用いるだけでなくノン
アロイオーミック電極層の素子間分離パターンから露出
している部分を除去するためにも用いられる。このた
め、素子間分離領域と活性層領域とを精度良く分離出来
る。またゲートパターンは、リセスエッチング用マス
ク、ゲート電極形成のためのリフトオフ用マスク、さら
に、ノンアロイオーミック電極層を分断しソース及びド
レイン電極のパターニングをするためのマスクとしても
用いられる。このため、ゲート電極に対しソース及びド
レイン電極をセルフアライで形成出来る。さらに上述し
たように一つのパターンをいくつもの工程の共通のマス
クとして使用しているため、パターン形成の工程を簡略
化出来る。
(Effects of the Invention) As is apparent from the above description, according to the method for manufacturing a field effect transistor of the present invention, the pattern for element isolation is used not only for element isolation but also in the non-alloy ohmic electrode. It is also used to remove the exposed portion of the element isolation pattern of the layer. Therefore, the element isolation region and the active layer region can be accurately separated. The gate pattern is also used as a mask for recess etching, a lift-off mask for forming a gate electrode, and a mask for dividing the non-alloy ohmic electrode layer and patterning the source and drain electrodes. Therefore, the source and drain electrodes can be formed by self-alignment with respect to the gate electrode. Further, as described above, one pattern is used as a common mask for many steps, so that the pattern forming step can be simplified.

【図面の簡単な説明】[Brief description of drawings]

第1図は、この発明により製造した電界効果トランジス
タを概略的に示す断面図、 第2図(A)〜(F)は、この発明の実施例の説明に供
する図であり、第1図に示した電界効果トランジスタを
製造する例により示した製造工程図、 第3図は、従来の電界効果トランジスタを概略的に示す
断面図、 第4図(A)〜(C)は従来の製造方法を示す工程図で
ある。 11…半絶縁性GaAs基板、13…アンドープGaAs層 15…アンドープAlGaAs層 17…n+AlGaAs層、19…アンドープAlGaAs層 21…アンドープGaAs層(チャネル層) 21a…二次元電子ガス、23…nGaAs層 25…n+GaAs層、27…リセス 27a,27b…リセスの縁部 29…ゲート電極、35…素子間分離領域 41…ソース電極(ノンアロイオーミック電極) 43…ドレイン電極(ノンアロイオーミック電極) 51…ノンアロイオーミック電極層 53…素子間分離パターン(レジストパターン) 55…ゲートパターン(レジストパターン)。
FIG. 1 is a sectional view schematically showing a field effect transistor manufactured according to the present invention, and FIGS. 2 (A) to (F) are views for explaining an embodiment of the present invention. FIG. 3 is a sectional view schematically showing a conventional field effect transistor, and FIGS. 4A to 4C show a conventional manufacturing method. It is a process drawing to show. 11 ... Semi-insulating GaAs substrate, 13 ... Undoped GaAs layer 15 ... Undoped AlGaAs layer 17 ... n + AlGaAs layer, 19 ... Undoped AlGaAs layer 21 ... Undoped GaAs layer (channel layer) 21a ... Two-dimensional electron gas, 23 ... nGaAs layer 25 ... n + GaAs layer, 27 ... recess 27a, 27b ... recess edge 29 ... gate electrode, 35 ... element isolation region 41 ... source electrode (non-alloy ohmic electrode) 43 ... drain electrode (non-alloy ohmic electrode) 51 ... Non-alloy ohmic electrode layer 53 ... Element isolation pattern (resist pattern) 55 ... Gate pattern (resist pattern).

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】リセス構造を具える電界効果トランジスタ
であって、化合物半導体層のリセスを挟む両側の領域の
一方にソース電極が他方にドレイン電極が前記リセスの
縁部にまでそれぞれ延在するように設けてあり、かつ、
前記ソース及びドレイン電極がオーミック電極から成る
電界効果トランジスタを製造するに当たり、 前記化合物半導体層上に、前記化合物半導体層と反応し
ない高不純物濃度の半導体層からなるオーミック電極層
を形成する工程と、 前記オーミック電極層上に、当該電界効果トランジスタ
の素子間分離領域形成予定領域を露出する素子間分離パ
ターンを形成する工程と、 前記素子間分離パターンをマスクとして、イオン注入に
より素子間分離領域を形成する工程と、 前記素子間分離パターンをマスクとして、前記オーミッ
ク電極層の露出部分を除去する工程と、 前記オーミック電極層の残存部分のゲート電極形成予定
領域に対応する領域を露出するゲートパターンを形成
後、前記ゲートパターンをマスクとして用いリセスエッ
チング及びゲート電極形成を行う工程と を含むことを特徴とする電界効果トランジスタの製造方
法。
1. A field effect transistor having a recess structure, wherein a source electrode extends to one of regions on both sides of a recess of a compound semiconductor layer and a drain electrode extends to an edge of the recess. Is provided in
In manufacturing a field effect transistor in which the source and drain electrodes are ohmic electrodes, a step of forming, on the compound semiconductor layer, an ohmic electrode layer made of a semiconductor layer having a high impurity concentration that does not react with the compound semiconductor layer, A step of forming an element isolation pattern on the ohmic electrode layer to expose an element isolation area formation planned region of the field effect transistor; and an element isolation area is formed by ion implantation using the element isolation pattern as a mask And a step of removing the exposed portion of the ohmic electrode layer using the inter-element isolation pattern as a mask, and after forming a gate pattern that exposes a region corresponding to the gate electrode formation planned region of the remaining portion of the ohmic electrode layer. , Recess etching using the gate pattern as a mask and Method of manufacturing a field effect transistor which comprises a step of performing over gate electrode formation.
JP1001965A 1989-01-10 1989-01-10 Method for manufacturing field effect transistor Expired - Lifetime JP2526385B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1001965A JP2526385B2 (en) 1989-01-10 1989-01-10 Method for manufacturing field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1001965A JP2526385B2 (en) 1989-01-10 1989-01-10 Method for manufacturing field effect transistor

Publications (2)

Publication Number Publication Date
JPH02183543A JPH02183543A (en) 1990-07-18
JP2526385B2 true JP2526385B2 (en) 1996-08-21

Family

ID=11516296

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1001965A Expired - Lifetime JP2526385B2 (en) 1989-01-10 1989-01-10 Method for manufacturing field effect transistor

Country Status (1)

Country Link
JP (1) JP2526385B2 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0298946A (en) * 1988-10-05 1990-04-11 Fujitsu Ltd Manufacture of field-effect transistor
JPH02180032A (en) * 1988-12-29 1990-07-12 Yokogawa Electric Corp Manufacture of gaas mesfet

Also Published As

Publication number Publication date
JPH02183543A (en) 1990-07-18

Similar Documents

Publication Publication Date Title
US6274893B1 (en) Compound semiconductor device and method of manufacturing the same
US6822307B2 (en) Semiconductor triode device having a compound-semiconductor channel layer
EP0381396A1 (en) Compound semiconductor devices
US5381027A (en) Semiconductor device having a heterojunction and a two dimensional gas as an active layer
KR100548047B1 (en) Field Effect Transistor
JP2526385B2 (en) Method for manufacturing field effect transistor
US5258631A (en) Semiconductor device having a two-dimensional electron gas as an active layer
JP2541228B2 (en) High electron mobility transistor
JPH0964340A (en) Field effect transistor and its manufacture
JPS61131565A (en) Field effect type semiconductor device
KR940010557B1 (en) Semiconductor device
JP2548801B2 (en) Field effect transistor and method of manufacturing the same
JPH05235055A (en) Compound semiconductor device
JPS63161677A (en) Field effect transistor
JP2504782B2 (en) Method for manufacturing field effect transistor
GB2239557A (en) High electron mobility transistors
JP2000208754A (en) High electric-charge mobility transistor and its manufacture
JPH09172165A (en) Field-effect transistor and its fabrication
JP3460104B2 (en) Field effect semiconductor device and method of manufacturing the same
JP2614490B2 (en) Heterojunction field effect transistor
JP2804252B2 (en) Field effect transistor and method of manufacturing the same
JP2003100774A (en) Semiconductor device and manufacturing method thereof
JPH0810701B2 (en) Method for manufacturing junction field effect transistor
JPS6010785A (en) Field effect transistor and manufacture thereof
JPH04199644A (en) Semiconductor device

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term