KR100217710B1 - Manufacturing method of a field efect transistor - Google Patents
Manufacturing method of a field efect transistor Download PDFInfo
- Publication number
- KR100217710B1 KR100217710B1 KR1019910015541A KR910015541A KR100217710B1 KR 100217710 B1 KR100217710 B1 KR 100217710B1 KR 1019910015541 A KR1019910015541 A KR 1019910015541A KR 910015541 A KR910015541 A KR 910015541A KR 100217710 B1 KR100217710 B1 KR 100217710B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- compound semiconductor
- iii
- hemt
- distortion
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 150000001875 compounds Chemical class 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 230000005669 field effect Effects 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 14
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 7
- 238000012546 transfer Methods 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- -1 GaAs compound Chemical class 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910000070 arsenic hydride Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본원 발명은 전계효과 트랜지스터(FET) 특히 III-V족 화합물 반도체, 예를 들면 AIGaAs/InGaAs/GaAs에 의한 왜곡층을 가진 모듈레이션 도프구조의 고전자 이동도트랜지스터(HEMT)의 제법에 관한 것이며, 본원 발명은 III-V족 화합물 기체 상에, III-V족 화합물 반도체로 이루어진 채널형성층과, 이에 비해 밴드갭이 큰 III-V족 화합물 반도체로 이루어진 배리어층을 에피택셜 성장하고, 후의 공정에서 V족 원자를 함유한 분위기 중에서 650 850의 열처리를 행함으로써 광범위한 게이트 전압에 대해 전달콘덕턴스 gm의 향상을 도모한다.The present invention relates to the manufacture of a field effect transistor (FET), in particular a modulated dope structure high electron mobility transistor (HEMT) having a distortion layer by a group III-V compound semiconductor, for example, AIGaAs / InGaAs / GaAs. The invention epitaxially grows a channel forming layer made of a III-V compound semiconductor and a barrier layer made of a III-V compound semiconductor having a larger band gap on the III-V compound gas, and in the subsequent step, 650 in an atmosphere containing atoms 850 By carrying out the heat treatment, the transfer conductance gm is improved for a wide range of gate voltages.
Description
제1도는 본원 발명이 적용될 HEMT의 단면도.1 is a cross-sectional view of a HEMT to which the present invention is applied.
제2도는 그 왜곡층 근방의 밴드모델도.2 is a band model diagram near the distortion layer.
제3도 및 제4도는 본원 발명의 방법에 의해서 얻은 HEMT의 게이트전압에 대한 gm 및의 관계도.3 and 4 show gm and gate voltage of the HEMT obtained by the method of the present invention. Relationship diagram.
제5도는 열처리온도와 gm의 관계도.5 is a relation between heat treatment temperature and gm.
제6도 및 제7도는 각각 열처리온도와 Al 및 In의 확산상수의 관계도.6 and 7 are diagrams showing the relationship between the heat treatment temperature and the diffusion constants of Al and In, respectively.
제8도는 In량 x 및 왜곡과 임계막 두께의 관계도.8 is a relationship between In amount x, distortion, and critical film thickness.
제9도는 종래방법에 의해 얻은 왜곡층을 가진 HEMT 노밴드모델도.9 is a HEMT no-band model with a distortion layer obtained by a conventional method.
제10도는 그 게이트전압 Vg에 대한 gm 및의 관계도.10 shows gm of the gate voltage Vg and Relationship diagram.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : III-V 족 화합물 반도체 기체 2 : 서브스트레이트1: III-V group compound semiconductor substrate 2: substrate
3 : 버퍼층 4 : 기체층3: buffer layer 4: gas layer
5 : 왜곡층 6 : 스페이서5: distortion layer 6: spacer
7 : 베리어층7: barrier layer
본원 발명은 전계효과 트랜지스터(FET) 특히 III-V족 화합물 반도체, 예를 들면AIGaAs/InGaAs/GaAs에 의한 왜곡층을 가진 모듈레이션 도프구조의 고전자 이동도 트랜지스터(HEMT)의 제법에 관한 것이다.The present invention relates to the manufacture of a field effect transistor (FET), in particular a modulated dope structure high electron mobility transistor (HEMT) having a distortion layer by a group III-V compound semiconductor, for example AIGaAs / InGaAs / GaAs.
본원 발명은 FET의 제법에 관한 것이며, III-V족 화합물 반도체 기체상에, III-V족 화합물 반도체로 이루어진 채널형성층과, 이에 비해 밴드갭이 큰 1의 도전형을 가진 III-V족 화합물 반도체로 이루어진 배리어층을 에피택셜 성장하고, 후의 공정에서 V족 원자를 함유한 분위기 중에서 650 850의 열처리를 행함으로써 광범위한 게이트전압에 대해 전달콘덕턴스 gm의 향상을 도모한다.The present invention relates to a method for manufacturing a FET, a group-forming compound group III-V compound semiconductor having a channel formation layer composed of a group III-V compound semiconductor on the group III-V compound semiconductor substrate, and a conductivity of 1 having a large band gap. Epitaxially grow a barrier layer consisting of 650 in an atmosphere containing group V atoms in a subsequent step. 850 By carrying out the heat treatment, the transfer conductance gm is improved for a wide range of gate voltages.
종래, 초고주파용 FET로서는 저 잡음특성을 살린 모듈레이션 도프구조의 HEMT의 검토가 활발하게 행하여지고 있다.2. Description of the Related Art Conventionally, as an ultra-high frequency FET, HEMT of a modulation dope structure utilizing low noise characteristics has been actively studied.
제1도는 왜곡층을 가진 일반적인 HEMT(이른바 Psudomorphic HEMT)의 약선적 단면도이며, 예를 들면 GaAs 서브스트레이트(2)상에 초격자(超格子) 구조의 버퍼층(3)을 통해서 반절연성의 예를 들면 GaAs 화합물 반도체층(4)이 에피택시되어 이루어지는 III-V족 화합물 반도체 기체(1)상에 이어지고, 이에 비해 에너지 밴드갭이 작은 논도프의 InGaAs로 이루어지는 왜곡층에 의한 채널형성층(5)과, 극히 얇은 논도프의 스페 이서층(6)과, 1의 도전형 일반에는 Si가 도프된 n형을 가지고, 왜곡층에 의한 채널층 (5)에 비해 에너지밴드갭이 큰 AIGaAs에 의한 배리어층(7)이 연속적으로 에피택시된다. 그리고, 이 배리어층(7)상에 이에 대해 쇼트키접합을 형성하는 쇼트키금속게이트 전극(8)이 피착되며, 이것을 사이에 두고 그 양측에 소스 및 드레인전극(9) 및 (10)이 예를 들면 알로이에 의해 채널형성층(5)에 달하는 깊이로 형성된다.FIG. 1 is a weak cross-sectional view of a general HEMT (so-called Psudomorphic HEMT) having a distortion layer. For example, a semi-insulating example is provided through a superlattice buffer layer 3 on a GaAs substrate 2. For example, the GaAs compound semiconductor layer 4 is formed on the III-V compound semiconductor substrate 1 formed by epitaxy, and the channel forming layer 5 is formed by a distortion layer made of non-doped InGaAs having a small energy band gap. The ultra-thin non-doped spacer layer 6 and the GaN-doped barrier layer of AIGaAs having a n-type doped with Si in the conductivity type 1 and having a larger energy band gap than the channel layer 5 due to the distortion layer. (7) is epitaxy continuously. A Schottky metal gate electrode 8 is formed on the barrier layer 7 to form a Schottky junction therebetween, and the source and drain electrodes 9 and 10 are disposed on both sides thereof. For example, the alloy is formed to a depth reaching the channel forming layer 5.
이 구성에 의한 HEMT는 GaAs 상에 이 보다 격자상수가 큰 InGaAs층을 퇴적시키는 것이지만, 이 두께를 전위(轉位)가 발생하는 막두께(이것을 임계막두께라 함)보다 작게 선정하면, 제9도에 그 밴드 모델도를 도시한 바와 같이, 그 전도대(傳導帶)에 커다란 옵세트전압 ΔEC을 가진 채널을 형성할 수 있으므로, 왜곡층에 의하지 않는 통상의 2차원 전자가스(2DEG)채널에 의한 HEMT에 비해, 전하량을 크게 할 수 있으며, 이로써 전달콘덕턴스 gm를 높일 수 있다고 하는 특징을 갖는다. 제9도에 있어서 EF는 훼미레벨을 표시한다.The HEMT of this configuration deposits an InGaAs layer having a larger lattice constant on GaAs. However, if this thickness is selected to be smaller than the film thickness at which dislocations occur (this is called a critical film thickness), the ninth, As the band model diagram is shown in the figure, a channel having a large offset voltage ΔEC can be formed in the conduction band, so that a normal two-dimensional electron gas (2DEG) channel not dependent on the distortion layer is used. Compared with HEMT, the amount of charge can be increased, thereby increasing the transfer conductance gm. In FIG. 9, EF indicates a fame level.
그런데, 이 왜곡층을 가진 HEMT는 제10도에 그 게이트전압 Vg에 대한(Ids : 소스 드레인간 전류)와의 관계를 곡선으로(102)으로 또 게이트전압 Vg에 대한 gm(밀리지멘스/mm)를 곡선(101)으로 표시한 바와 같이, Vg가 높아지면 gm이 저하된다고 하는 특성을 나타내며, 이것은 왜곡층에 있어서의 본래의 채널과는 별도로 이것과 평행으로 Vg를 올림으로써 제9도에 쇄선 a로 표시된 바와 같이, 배리어층(7)중에 채널 이른바 파랄렐콘덕턴스가 발생하는 것에 기인한다고 생각된다.However, the HEMT having this distortion layer is shown in FIG. 10 with respect to the gate voltage Vg. As the relationship between (Ids: current between source and drain) is represented by the curve 102 and gm (millimens / mm) with respect to the gate voltage Vg is represented by the curve 101, the gm decreases when the Vg increases. This indicates that the channel so-called parallax conductance is generated in the barrier layer 7 as indicated by the dashed line a in FIG. 9 by raising Vg in parallel to it separately from the original channel in the distortion layer. It seems to be due to.
상기와 같이, 왜곡층을 가진 FET 예를 들면 HEMT는 초고주파용으로서의 이점이있기는 하지만, 게이트전압 Vg에 대한 전달콘덕턴스등의 변화가 크다고 하는 문제점이 있다. 따라서, 이 종류의 FET를 리니어 IC 등에 응용할 경우, 동작점에서 게인이 저하되어 버리는 과제가 있다.As described above, FETs with distortion layers, for example HEMTs, have an advantage for ultra-high frequency, but transfer conductance to gate voltage Vg. There is a problem that the change of the back is large. Therefore, when this type of FET is applied to a linear IC or the like, there is a problem that the gain is reduced at the operating point.
본원 발명은 이와 같은 과제의 해결을 도모한다.The present invention seeks to solve such a problem.
즉, 본원 발명에 있어서는 전달콘덕턴스 gm의 향상을 도모하는 동시에 그 게이트전압 의존성이 평탄한 특성을 가진 FET, 예를 들면 왜곡층을 가진 HEMT를 얻을 수 있도록 한다.In other words, in the present invention, the transfer conductance gm can be improved and the gate voltage dependency of the FET having a flat characteristic, for example, a HEMT having a distortion layer can be obtained.
본원 발명은 예를 들면 제1도에서 일반적인 HEMT의 약선적 단면도를 도시한 바와 같이, III-V족 화합물 반도체 기체(1)상에, 이에 비해 밴드갭이 작은 III-V족 화합물 반도체로 이루어진 채널형성층(5)과, 이 채널형성층(5)에 비해 밴드갭이 큰 III-V족 화합물 반도체로 이루어진 배리어층(7)을 필요에 따라 언도프의 극히 얇은 스페이서층(6)을 통해서 에피택셜 성장하고, 그 후의 공정에서 이들 III-V족 화합물 반도체 의 V족 원자를 함유한 분위기 중에서 650 850의 열처리를 행한다.In the present invention, for example, as shown in the schematic diagram of a general HEMT in FIG. 1, a channel made of a group III-V compound semiconductor having a smaller band gap on the group III-V compound semiconductor substrate 1 is compared thereto. Epitaxial growth through the formation layer 5 and the barrier layer 7 composed of a group III-V compound semiconductor having a larger band gap than the channel formation layer 5 through the undoped extremely thin spacer layer 6 as necessary. 650 in an atmosphere containing Group V atoms of these III-V compound semiconductors in a subsequent step. 850 Heat treatment is carried out.
전술한 열처리를 행한 왜곡층을 가진 FET는 gm의 향상과, 게이트전압 Vg 에 대한 gm의 변화의 개선을 도모할 수 있다.The FET having the distortion layer subjected to the aforementioned heat treatment can improve gm and change of gm with respect to the gate voltage Vg.
이것은 첫째로 V족의 과잉 증기압 분위기 중에서의 열처리에 의해, III족 원자의 확산이 조장되는 것(Inst. Phys, Conf. Ser. No 96;1988 P393P396 참조)으로부터, 예를 들면 제2도에 도시한 바와 같이 가열전의 실선으로 도시한 모델이 가열 후에 파선 b로 도시한 바와 같이 완만해짐으로써, 배리어층(7)의 두께가 감소되고, 또한 채널층의 두께가 증가되는 것.This firstly promotes diffusion of Group III atoms by heat treatment in an excess vapor pressure atmosphere of Group V (Inst. Phys, Conf. Ser.No 96; 1988 P393). P396), for example, as shown in FIG. 2, the model shown by the solid line before the heating becomes smooth as shown by the broken line b after heating, whereby the thickness of the barrier layer 7 is reduced, and the channel Increasing the thickness of the layer.
둘째로, 이와 같은 III족 원자의 상호 확산에 의해 계면에서의 결정성, 예를 들면 계면의 조성의 불균일이나, 격자 부정합(不整合)으로 인한 결함이 감소되는 것,Secondly, such interdiffusion of group III atoms reduces crystallinity at the interface, for example defects due to non-uniformity of the interface composition or lattice mismatch,
셋째로, 열처리에 의해 도팬트의 Si도 채널측에 확산됨으로써 채널중에서 Si가 활성화해서, 이른바 MES(금속-반도체) FET, 접합 FET 등의 도프트채널형의 FET에 특성이 가까워짐으로써 배리어층에 있어서의 채널의 발생, 즉 파랄렐콘덕턴스의 발생이 억제되고, 그리고 또한 채널과 게이트전극이 가까워짐으로써 게이트와 채널의 용량 결합이 커지는 것에 기인한다고 생각된다.Third, the Si of the dopant is also diffused to the channel side by heat treatment, thereby activating Si in the channel, and the characteristics of the dopant type FET such as MES (metal-semiconductor) FET, junction FET, etc. become closer to the barrier layer. It is thought that the occurrence of the channel in the channel, i.e., the generation of the parallel conductance is suppressed, and the capacitive coupling between the gate and the channel is increased due to the proximity of the channel and the gate electrode.
일반적인 HEMT의 단면도를 도시한 제1도를 참조해서 본원 발명에 대하여 왜곡층을 가진 HEMT, 특히 n-AlyGaAsl-yAs/lnxGal-xAs/GaAs에 의한 HEMT를 얻는 경우의 일 실시예를 설명한다.Referring to FIG. 1, which shows a cross-sectional view of a general HEMT, an embodiment of the present invention will be described with respect to the present invention in which a HEMT having a distortion layer, in particular, an HEMT with n-AlyGaAsl-yAs / lnxGal-xAs / GaAs is obtained.
이 경우 예를 들면 GaAs 서브스트레이트(2)상에 초격자구조의 허퍼층(3)을 통해서 반절연성의 예를 들면 GaAs 화합물 반도체층(4)이 에피택시된 III-V족의 GaAs 화합물 반도체 기체(1)상에, 이어서 GaAs 기체(1)에 비해 에너지 밴드갭이 작은 논도프의 InxGal-x로 이루어진 왜곡층 즉 채널형성층(5)과, 두께 t가 010A 정도의 극히 않은 논도프의 스페이서층(6)과, 1의 도전형 예를 들면 Si가 도프된 n형을 가지며, 채널형성층(5)에 비해 에너지밴드갭이 큰 AlyGal-yAs에 의한 배리어층(7)을 연속적으로 MOCVD(유기금속화학적 기상성장법), MBE(분자선에피택시), LPE(액상에피택시)등에 의해 성장시킨다.In this case, for example, a GaAs compound semiconductor substrate of group III-V in which a semi-insulating, for example, GaAs compound semiconductor layer 4 is epitaxy on the GaAs substrate 2 through a superlattice hopper layer 3. On (1), a distortion layer made of Non-doped InxGal-x, which is smaller in energy bandgap than GaAs gas 1, that is, a channel forming layer 5, and a thickness t of 0 A barrier layer made of AlyGal-yAs having an extremely non-doped spacer layer 6 of about 10A and an n-type doped with 1 conductivity type, for example Si, and having a larger energy band gap than the channel forming layer 5. (7) is successively grown by MOCVD (organic metal chemical vapor deposition), MBE (molecular beam epitaxy), LPE (liquid phase epitaxy).
그 후, 그 V족 원자의 As 압력 하에 구체적으로는 AsH3의 오버프레셔(과잉증기 압분위기)하에서의 램프어닐등의 RTA(Rapid Thermal Anneal)로 650 850의 가열을 행한다. 이 경우의 As 분압은 열 처리온도에 있어서의 As 증기압보다 높은 예를 들면 100배 정도의 As 분압으로 한다.Subsequently, under the As pressure of the Group V atoms, specifically, RTA (Rapid Thermal Anneal) such as lamp annealing under AsH3 overpressure (excess steam atmosphere) 650 850 Heating is performed. In this case, the As partial pressure is, for example, about 100 times higher than the As vapor pressure at the heat treatment temperature.
그리고, 배리어층(7)상에 이에 대해, 쇼트키접합을 형성하는 쇼트키금속게이트 전극(8)을 피착하고, 이것을 사이에 두고 그 양측에 소스 및 드레인전극(9) 및 (10)을 예를 들면 알로이에 의해 채널형성층(5)에 달하는 깊이로 형성한다.Then, a Schottky metal gate electrode 8 for forming a Schottky junction is deposited on the barrier layer 7, and the source and drain electrodes 9 and 10 are provided on both sides thereof with an example therebetween. For example, an alloy is formed to a depth reaching the channel forming layer 5.
이와 같이해서 얻은 HEMT에 있어서, 배리어층(7)의 Al량 y =0.3, 채널형성층 (5)의 In량 x = 0.2으로 하고, 채널형성층(5)의 두께 D를 150로 하고, 게이트길이 Lg 및 Wg를 Lg = 1Wg = 100㎛로 했을 때의 그 열처리를 750, 10초간 행한 경우와, 850, 10초간 행한 경우의 각각의 Vg에 대한 gm 및를 제3도 및 제4도에 도시한다. 곡선(31) 및 (41)은 gm-Vg 곡선, (32) 및 (42)는-Vg 곡선을 도시한다.In the HEMT obtained in this manner, the Al amount y = 0.3 of the barrier layer 7 and the In amount x = 0.2 of the channel forming layer 5 were 150, and the thickness D of the channel forming layer 5 was 150. The gate length Lg and Wg are Lg = 1 The heat treatment at the time of Wg = 100 µm was 750. , 10 seconds, 850 , Gm for each Vg for 10 seconds Are shown in FIGS. 3 and 4. Curves 31 and 41 are gm-Vg curves, 32 and 42 are -Vg curve is shown.
상기 제10도중 곡선(101) 및 (102)는 각각 이 HEMT의 열처리전의 같은 gm-Vg 및-Vg 곡선이며, 이들을 비교해서 명백한 바와 같이, 열처리를 행하는 본원 발명방법에 의해 얻어진 HEMT에 의한 경우, Vg를 높여 갔을 때의 gm의 저하를 각별히 작게 억제할 수 있었다.The tenth curves 101 and 102 are the same gm-Vg and the heat treatment before the HEMT, respectively. In the case of the HEMT obtained by the method of the present invention which performs the heat treatment as compared with the -Vg curves and it is clear, the decrease in gm at the time of increasing the Vg was particularly small.
또한, 제5도는 이 열처리(어닐)온도와 gm의 관계의 측정결과를 InO. 20Ga0.80As의 왜곡층(5)의 두께 D를 각각 50A(표로 플롯), 150(▲ 표로 플롯)에 대하여 도시한 것으로, 열처리에 의해 gm의 향상을 기할 수 있다.5 shows results of the measurement of the relationship between the heat treatment (annealing) temperature and gm. The thickness D of the distortion layer 5 of 20 Ga 0.80 As is respectively 50 A ( Plot to Table), 150 It is shown about (the plot with a ▲ table), and gm can be improved by heat processing.
또한, In0.2Ga0.8As에 의한 왜곡층(5)의 두께 D를 변화시켰을 때의 왜곡층(5)으로부터 AI0.3Ga0.7As 배리어층(7)에의 Al의 확산과, 같은 배리어층(7)에서 왜곡층(5)으로의 Al의 확산과 열처리 온도와의 관계의 측정 결과를 제6도 및 제7도에 각각 D =300Å를 □ 표, D = 200Å를 △표, D = 100Å.를 O로 표시한다. 이들에 의하면 처리온도를 높일수록 확산 상수는 커지지만, 동시에 막두께가 커짐에 따라 그 확산이 크게 되어 있다. 즉, 이들 확산은 막두께에 의존하고 있으며, 이 막두께가 완전히 전위가 발생하여 왜곡이 개방되는 두께 이하, 즉 임계막 두께 이하이며, 그 두께가 두꺼울수록 In 및 Al의 확산이 양호하게 이루어지게 되고, 이 HEMT가 제2도에서 설명한 바와 같이 밴드갭의 옵세트부에서 완만하게, 바꾸어 말하면 통상의 도프트채널 FET의 특성에 가까워진다고 생각된다. 즉, 파랄렐콘덕턴스의 발생이 회피되어 게이트전압 Vg에 대한 전달콘덕턴스 gm의 의존성을 양호하게 개선할 수 있게 된다.Further, the same barrier layer 7 as diffusion of Al from the distortion layer 5 to the AI0.3Ga0.7As barrier layer 7 when the thickness D of the distortion layer 5 by In0.2Ga0.8As is changed. The results of the measurement of the relationship between the diffusion of Al into the distortion layer 5 and the heat treatment temperature are shown in Figs. 6 and 7, respectively, in which D = 300 ms, D = 200 ms, and D = 100 ms. To be displayed. According to these, the diffusion constant increases as the processing temperature is increased, but at the same time, the diffusion becomes large as the film thickness increases. That is, these diffusions are dependent on the film thickness, and the film thickness is less than or equal to the thickness at which dislocation is completely generated and distortion is opened, i.e., less than the critical film thickness, and the thicker the thickness, the better the diffusion of In and Al is achieved. This HEMT is smooth at the offset portion of the band gap as described in FIG. It is thought to be close to the characteristics of the channel FET. That is, the generation of the parallel conductance can be avoided, so that the dependency of the transfer conductance gm on the gate voltage Vg can be improved satisfactorily.
또한, 이 왜곡층(5)의 전위가 생기는 임계막 두께는 실제로는 어떤 막두께로 급격하게 전위가 발생한다는 확실한 것은 아니고, 서서히 전위의 발생을 볼 수 있다고 하는 류의 것으로서, 다시 이 왜곡층(5)의 발생은 InxGal-xAs에 있어서 x의 값이 x =0.2정도로 작은 것에 있어서도 200∼250에서 약간의 전위의 발생을 볼 수 있다.In addition, the critical film thickness at which the dislocation of the distortion layer 5 is generated is not certain that the dislocation is suddenly generated at a certain film thickness, and the dislocation layer may be gradually seen. 5) occurs even when the value of x in InxGal-xAs is as small as x = 0.2. ~ 250 You can see the occurrence of some dislocation at.
지금 x의 값이 0.2로 선정되면, 계산상으로는 채널을 형성하는 양자(量子)우물 의 전자가 최대로 축적되는 폭 D는 150의 되지만(1987 IEDM(International Electron Device Meeting) P4l8P428 참조), 실제상은 전자 이동도등의 특성을 감안하여, x및 D의 선정이 이루어진다. 그러나, 제9도에 그 In 의 함유량 x 및 왜곡(Δa/a :a는 GaAs의 격자상수, Δa는 GaAs와 InGaAs의 각 격자상수의 차)와, 임계막 두께의 관계를 도시한 바와 같이 빗금을 그은 부분이 전위의 발생을 거의 볼 수 없는 영역이며, 따라서 왜곡층을 가진 HEMT에 있어서는 이 빗금범위이며, 또한 왜곡(strain)이 4%이하로 선정된다.If the value of x is now 0.2, the width D at which the electrons of the quantum wells forming the channel are accumulated in the calculation is 150 (1987 International Electron Device Meeting (IEDM) P4l8 In practice, x and D are selected in consideration of characteristics such as electron mobility. However, as shown in Fig. 9, the relationship between the content x of the In and the distortion (Δa / a: a is the lattice constant of GaAs, Δa is the difference between the lattice constants of GaAs and InGaAs) and the critical film thickness are shown as shown. The area in which the dot is drawn is the area where generation of dislocation is hardly seen, and therefore, in the HEMT having the distortion layer, this hatching range is selected, and the strain is selected to be 4% or less.
상기 본원 발명 방법에 의한 FET, 예를 들면 InGaAs에 의한 HEMT는 이것이 왜곡층을 가진 HEMT이므로 상기 갭의 ΔEC가 크고, 그 2차원 전자가스농도를 높일 수 있는 동시에, 전자수송특성에 뛰어난 InGaAs를 사용한 것에 의한 고전달 콘덕턴스 gm가 얻어지며 , 이것에 의해 fT(fT = gm/2Cgs, 여기서 Cgs는 게이트소스간 용량)의 향상, 따라서 고속성, 고성능성이 있으나 그밖에 본원 발명의 방법에서는 그 채널형성 왜곡층(5)의 두께의 선정 및 열처리에 의해 게이트전압 Vg에 대한 gm의 변화를 억제할 수 있었던 것이다.The FET according to the method of the present invention, for example, HEMT with InGaAs, is HEMT with a distortion layer, so that the ΔEC of the gap is large and the two-dimensional electron gas concentration can be increased, and InGaAs excellent in electron transport characteristics is used. The high moon conductance gm is obtained by which fT (fT = gm / 2). Cgs, where Cgs is the gate Capacity between the sources, and therefore, high speed and high performance. However, in the method of the present invention, the change of gm with respect to the gate voltage Vg can be suppressed by selecting the thickness of the channel forming distortion layer 5 and by heat treatment. will be.
또한 전술한 예에서는 n-AIGaAs/lnGaAs/GaAs의 왜곡층을 가진 HEMT에 본원 발명을 적용한 경우이지만, 다른 III-V족 화합물 반도체의 왜곡층을 가진, 또는 갖지 않은 통상의 HEMT등의 FET에 적용할 수 있다.In the above example, the present invention is applied to a HEMT having a distortion layer of n-AIGaAs / lnGaAs / GaAs, but is applied to a FET such as a conventional HEMT with or without a distortion layer of another III-V compound semiconductor. can do.
또한, 전술한 예에서는 각 층(3)(7)의 에피택시 후에 V족 원자를 함유한 분위기 중에서의 열처리를 행한 경우이지만, 이들 층의 형성후의 예를 들면 소스드레인부에 게이트전극을 마스크로서 저저항화를 위한 이온주입을 행할 경우의 어닐처리시에 행할 수도 있는 등 다른 열처리공정과 겸하게 할 수도 있다.In addition, in the above-mentioned example, each layer 3 Although the heat treatment is performed in an atmosphere containing group V atoms after the epitaxy of (7), for example, a source after formation of these layers The gate electrode may be used as a mask in the drain portion, and may be combined with other heat treatment processes, such as during annealing in the case of performing ion implantation for low resistance.
전술한 본원 발명의 방법에 의하면, 높은 gm, ft가 얻어지는 동시에, V족 원자를 함유한 분위기 중에서의 열처리를 행한 것에 의해 III족 원자의 이동을 활성으로 하고, 예를 들면 n-AIGaAs/lnGaAs/GaAs계의 HEMT 에 있어서, 그 Al, In의 확산을 높이고, 다시 그 열처리에 의해 예를 들면 n-AIGaAs 중의 도팬드로서의 Si의 확산에 의해 도프트·채널과 같은 특성을 나타내고, 파랄렐콘덕턴스 발생을 억제할 수 있으며, 게이트전압 Vg에 대한 gm의 변화를 억제할 수 있으므로 리니어 ft등에 적용해서 동작점에서 개인의 저하를 초래하는 등의 문제를 회피할 수 있으며, 실용상 커다란 이점을 줄 수 있다.According to the above-described method of the present invention, high gm and ft are obtained, and movement of group III atoms is made active by performing heat treatment in an atmosphere containing group V atoms, for example, n-AIGaAs / lnGaAs /. In GaAs-based HEMTs, the Al and In diffusions are increased, and the heat treatment again shows, for example, the characteristics of the dopant channel by diffusion of Si as a dopant in n-AIGaAs. It is possible to suppress the occurrence, and to suppress the change of gm with respect to the gate voltage Vg, so that it can be applied to the linear ft to avoid problems such as personal deterioration at the operating point. have.
Claims (1)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP90-238097 | 1990-09-07 | ||
| JP2238097A JPH04116938A (en) | 1990-09-07 | 1990-09-07 | Manufacture of field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920007237A KR920007237A (en) | 1992-04-28 |
| KR100217710B1 true KR100217710B1 (en) | 1999-09-01 |
Family
ID=17025128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910015541A KR100217710B1 (en) | 1990-09-07 | 1991-09-06 | Manufacturing method of a field efect transistor |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04116938A (en) |
| KR (1) | KR100217710B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8936976B2 (en) * | 2009-12-23 | 2015-01-20 | Intel Corporation | Conductivity improvements for III-V semiconductor devices |
-
1990
- 1990-09-07 JP JP2238097A patent/JPH04116938A/en active Pending
-
1991
- 1991-09-06 KR KR1019910015541A patent/KR100217710B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007237A (en) | 1992-04-28 |
| JPH04116938A (en) | 1992-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5060030A (en) | Pseudomorphic HEMT having strained compensation layer | |
| EP0747965B1 (en) | Low-noise and power AlGaPSb/GaInAs HEMTs and pseudomorphic HEMTs on GaAs substrate | |
| EP0477515B1 (en) | Heterojunction field effect transistor with monolayer in channel region | |
| US4558337A (en) | Multiple high electron mobility transistor structures without inverted heterojunctions | |
| EP0381396A1 (en) | Compound semiconductor devices | |
| US5596211A (en) | Field effect transistor having a graded bandgap InGaAsP channel formed of a two-dimensional electron gas | |
| US20120126291A1 (en) | Semiconductor device | |
| EP0130676B1 (en) | Semiconductor device having a hetero junction | |
| JPS61256675A (en) | Manufacture of schottky gate field effect transistor | |
| JP2611735B2 (en) | Heterojunction FET | |
| EP0515148A2 (en) | Field effect transistors on spinel substrates | |
| US20040169194A1 (en) | Semiconductor device | |
| KR950003946B1 (en) | Field effect transistor | |
| JP2804041B2 (en) | Field-effect transistor | |
| JP2758803B2 (en) | Field effect transistor | |
| KR100217710B1 (en) | Manufacturing method of a field efect transistor | |
| JP3040786B2 (en) | Method of manufacturing GaAs FET using channel limiting layer | |
| JPH02246121A (en) | Hetero junction shut-in channel fet | |
| US5773853A (en) | Compound semiconductor device | |
| JPH02111073A (en) | Insulated gate fet and integrated circuit device thereof | |
| KR102382347B1 (en) | High electron mobility transistor and manufacturing method thereof | |
| JP2808671B2 (en) | Field effect transistor | |
| KR100320448B1 (en) | High mobility transistors and fabrication methods | |
| US20230290830A1 (en) | Semiconductor field-effect transistor, power amplifier comprising the same and manufacturing method thereof | |
| GB2239557A (en) | High electron mobility transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |