JP2521153B2 - 電荷結合装置 - Google Patents

電荷結合装置

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JP2521153B2 JP1173859A JP17385989A JP2521153B2 JP 2521153 B2 JP2521153 B2 JP 2521153B2 JP 1173859 A JP1173859 A JP 1173859A JP 17385989 A JP17385989 A JP 17385989A JP 2521153 B2 JP2521153 B2 JP 2521153B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CCD（電荷結合装置:Charge Coupled Dev
ice）に関する。
［従来技術及び発明が解決しようとする課題］ CCDは、電荷を蓄積する複数のセルを一列に接近させ
て配置した集積回路である。各セルは、半導体基板を覆
う絶縁層の上に形成された電極を含み、各セルの半導体
基板は電荷パケット（即ち、電荷キャリア群）を蓄積す
るチャネル領域を有する。隣合うセルの電極が位相の異
なるクロック信号によりバイアスされると、これらのセ
ルの電極の下にある基板上又は基板内のチャネル領域間
に電界が生じる。この電界により、１つのセルのチャネ
ル領域から隣のセルのチャネル領域に電荷パケットが転
送される。CCDの隣接するセル間に適切に位相調整され
たクロック信号を印加することにより、電荷パケットを
セルからセルへ順次シフトさせることが出来る。
SPS（Serial−Parllel−Serial）方式のCCD（直列・
並列・直列変換型のCCD、以下SPSCCDと略す）は、セル
を単に一列に配置したものではなく、セルを２次元的に
配列した平面状の構成である。このSPSCCDの第１行のセ
ルの中に一列の電荷パケットが順次直列にシフトされた
後、この第１行のセルに蓄積された電荷パケットは、順
次隣の行に並列にシフトし、２次元セル配列の最後の行
まで達する。その後、この最後の行から電荷パケット
は、順次直列にシフトされて出力される。
SPSCCDは、アナログ入信号を周期的にサンプリングし
て得た一列の電荷パケットを蓄積する為に高周波帯域の
デジタル・オシロスコープに利用しても良い。デジタル
・オシロスコープは、アナログ入力信号を高いサンプリ
ング周波数でサンプリングし、SPSCCDの中に高速で電荷
パケットをシフトする。この時、各セル内の電荷量は、
入力信号の各サンプル電圧に比例している。SPSCCDの各
行は、一連の電荷パケットを蓄積すると、この電荷パケ
ットは低速度でSPSCCDから外へシフトされ、対応する電
圧に変換され、この電圧がADC（アナログ・デジタル変
換器）に入力される。ADCは、入力アナログ電圧を表す
デジタル・データ列を出力し、このデジタル・データ列
に基づいて波形が表示される。このように、SPSCCDは、
ADCに印加する電圧の速度を低速化するバッファ手段と
して作用するので、ADCは、入力信号のサンプリング周
波数より低い周波数で動作させることが出来る。
SPSCCDの第１行の隣接するセル間を電荷が直列に転送
される際、又は第１行と第２行のセル間を電荷が並列に
転送される際のように、セル間を高速に転送される初期
段階では、隣接するセルのチャネル領域間にクロック信
号によって強い電位勾配が生じ、電荷パケットはセル間
を高速で転送される。この段階では隣接するセルのチャ
ネル領域間のキャリア濃度勾配が大きいので、拡散によ
ってもキャリアの流れが促進される。しかし、電荷を受
けるセルの中に電荷が蓄積されるにつれて、チャネル領
域間のキャリア濃度勾配及びクロック信号による電位勾
配の両方が低減し、この結果、電荷を受けるセルのチャ
ネル領域に電荷パケットを蓄積する拡散速度及び電荷の
ドリフト速度は共に低下する。セルの電極に印加される
クロック信号の周波数が増加するにつれて、電荷パケッ
トが１つのセルから隣のセルに移動する為の時間的余裕
が減少する。クロック周波数が高速になると、電荷パケ
ットの中の実質的なキャリアの部分が、クロック・サイ
クルの終端時点でも転送されずに残ることになる。
CCDの電荷転送効率は、クロック・サイクルの開始時
点に於けるセルの中の電荷量に対する、クロック・サイ
クル期間中にそのセルから隣のセルに転送された電荷量
の比率で表される。CCDの動作周波数が高くなるにつれ
て、この電荷転送効率は低下する。特に多くのセルを含
む大規模なSPSCCDでは、転送する電荷の実質的な劣化を
防止する為に電荷転送効率を高くすることが望ましい。
即ち、電荷転送効率によってSPSCCDの動作周波数が制限
されてしまうという点が従来の課題であった。
従って、本発明の目的は、電荷転送効率が高く高速動
作が可能なSPSCCDを提供することである。
［課題を解決する為の手段及び作用］ SPSCCDは、電荷を蓄積するセルを行列構成とした２次
元のセル配列を含んでいる。各セルは、半導体基板上を
覆う絶縁層の上に形成された電極を含んでいる。隣合う
セルの電極が位相の異なるクロック信号によりバイアス
されると、一方のセルのチャネル領域に蓄積されている
電荷パケットが、隣のセルのチャネル領域に向かって転
送される。本発明に係るSPSCCDでは、セル配列の第１行
で１つの列に含まれるセルのチャネル領域からその第１
行の隣のセル及び上記１つの列の隣のセルに向かって電
位勾配が形成される。
この電位勾配により電荷が転送される方向に電界が生
じるので、電荷パケットが隣のセルに転送される方向に
力が加わり、電荷のドリフト速度が増加する。このドリ
フト速度の増加は、隣合うセルのチャネル領域間のキャ
リア濃度勾配及びクロック信号に基づく電位勾配が共に
低下するクロック・サイクルの後半付近で最も顕著に現
れる。このような電位勾配に基づく電界によって、電荷
が転送される行及び列の両方向への電荷転送効率が改善
され、特に、クロック信号の周波数を高くした場合に有
効である。
また、本発明によれば、電極を複数のセクションに区
分し、各セクションに異なる電位のクロック信号を供給
することにより、電荷の転送方向に沿って上述の電位勾
配を発生させる。
［実施例］ 第１図は、本発明のSPSCCD（直列・並列・直列型CC
D）（10）の概要を示す平面図である。SPSCCD（10）
は、入力ディフュージョン領域（11）に印加される入力
信号を周期的にサンプリングし、セル配列の第１セル行
（15）のサンプル・ゲート・セル（13）に電荷パケット
を順次蓄積し、その後、第１セル行（15）に沿って１セ
ルずつ電荷パケットを順次シフトする。各サンプリング
動作毎にサンプル・ゲート・セル（13）に蓄積された電
荷量は、入力信号の電圧に比例している。
第１セル行（15）は、サンプル・ウェル・セル（1
7）、複数のセル対（19）及び（21）、及び出力ディフ
ュージョン領域（23）を含んでいる。この第１セル行の
隣のセルが位相の異なるクロック信号によりバイアスさ
れると、１つのセル内の電荷パケットが隣のセルに転送
される。位相調整されたクロック信号群SG、SW、P1及び
P2は、入力ディフュージョン領域（11）に供給される入
力信号のサンプリングを制御し、周知の手法により、サ
ンプリングされた各電荷パケットを第１セル行（15）に
沿ってシフトする。クロック信号SG及びSWは、夫々セル
（13）及び（17）を制御し、クロック信号P1及びP2は、
夫々セル（19）及び（21）を制御する。
SPSCCD（10）は第１セル行（15）のセル群（19）の中
に一連の電荷パケットを直列にシフトした後、これらセ
ル群（19）の中に電荷パケットは、第２セル行（27）に
ある隣のセル（25）に並列にシフトされ、その後、新た
に別の一連の電荷パケットがサンプリングされて第１セ
ル行（15）の中に再び直列にシフトされる。このような
過程が繰り返されると、第２セル行（27）の中の電荷パ
ケットが複数のセル行（29）を順次シフトして、セル配
列の最終行（51）のセル群（31）の中にシフトする。ク
ロック信号T1は、第２セル行（27）のセル（25）を制御
し、クロック信号B1及びB2は、交互にセル行（29）を制
御する。
最終セル行（51）は、一連のセル対（31）及び（3
3）、最終ゲート・セル（35）、フローティング・ディ
フュージョン領域（37）、リセット・セル（39）、並び
に出力ディフュージョン領域（41）を含んでいる。互い
に位相が反転しているクロック信号C1及びC2がセル対
（31）及び（33）に夫々供給され、周知の手法により、
最終セル行（51）の電荷パケットの動きが制御される。
入力信号のサンプリング及び電荷パケットの取り込み
は、セル行（29）の中の総てのセルに電荷パケットが入
ると停止する。この時点では、最終セル行（51）に蓄積
された電荷パケット列は、右方向に直列にシフトされ
る。フローティング・ディフュージョン領域（37）は増
幅器（46）に接続されており、この増幅器の出力電圧
は、フローティング・ディフュージョン領域（37）の中
の電荷量に比例している。このフローティング・ディフ
ュージョン領域（37）を順次電荷パケットが通過する
と、これら電荷パケットの値を表す一連の出力電圧を増
幅器（46）が出力し、この出力電圧により入力信号のサ
ンプル値が表される。電荷パケットは、フローティング
・ディフュージョン領域（37）を通過し、リセット・セ
ル（39）を介して出力ディフュージョン領域（41）に入
り、この出力ディフュージョン領域（41）に接続された
電源VODにより除去される。一連の電荷パケットが最終
セル行（51）を直列にシフトして出力した後、次の一連
の電荷パケットが並列に最終行（51）に供給され、この
後これら一連の電荷パケットは最終行（51）を直列にシ
フトする。この過程は、SPSCCD（10）の中から総ての電
荷パケットが出力されるまで継続される。その後、入力
信号のサンプリング及び電荷パケットの取り込み動作が
再開される。
SPSCCD（10）は、高周波数帯域のデジタル・オシロス
コープに好適である。入力信号が高速にサンプリングさ
れ、これらのサンプルを表す電荷パケットが直列にシフ
トしてSPSCCD（10）の中に高速に取り込まれる。SPSCCD
（10）の中に電荷パケットが一杯に入ると、これら電荷
パケットは、最終接続行（51）の出力ディフュージョン
領域（37）を介してサンプリング周波数よりかなり低い
周波数で直列にシフトし、出力される。この出力動作中
に増幅器（46）が発生する一連の出力電圧は、ADC（ア
ナログ・デジタル変換器：図示せず）に供給され、アナ
ログ入力信号を表すデジタル・データ列に変換される。
その後、オシロスコープは、これらデジタル・データ列
に基づいて波形を表示する。ADCは、SPSCCDが入力信号
のサンプルを順次蓄積する際の高周波数では動作出来な
いので、このSPSCCD（10）は、ADCに低速でサンプルを
供給する為のバッファとして機能する。従って、デジタ
ル・オシロスコープは、比較的低速のADCを採用してい
るにもかかわらず、高周波数でサンプリングされた入力
信号を表す波形を表示することが出来る。
SPSCCD（10）の上述の動作説明から判るように、最終
セル行（51）を直列に電荷パケットがシフトする速度よ
り第１セル行（15）を直列に電荷パケットがシフトする
速度の方が高い。サンプリング・データの取り込み期間
中には、入力信号の周期的なサンプリングを停止させる
ことなく次の一連の電荷パケットを取り込めるように、
第１セル行（15）の中に電荷パケット列がシフトする毎
に第１セル行（15）から第２セル行（27）に高速に電荷
パケット列をシフトしなければならない。SPSCCD（10）
のサンプリング周波数は、第１セル行（15）内のセル間
の電荷転送速度と、隣合うセル行の間の電荷転送速度に
より制限されてしまう。
第２図は、第１図の第１セル行（15）を横切る２−２
線に沿って切断した時の断面図である。この断面図は、
詳細な構造を明瞭に示す為に、水平方向に比較して垂直
方向を誇張して示している。第１セル行（15）は、Ｐ型
シリコンの半導体基板（16）上に形成した二酸化シリコ
ンの絶縁層（14）の上に横方向に直線的に接近して配置
した複数のポリシリコン電極のアレイ（12）を含んでい
る。このアレイ（12）は各電極は、絶縁層（14）の延長
絶縁部分によって互いに絶縁されている。この電極アレ
イ（12）の下の基板（16）の一部分は、ドーピング処理
により、ｎ＋型の入力ディフュージョン領域（11）と出
力ディフュージョン領域（23）との間にｎ型チャネル領
域（18）が形成されている。チャネル領域（18）は、電
極アレイ（12）の下で、電荷パケットを横方向に導電す
る埋め込みチャネルが好適である。しかし、本発明の他
の実施例では、チャネル領域（18）は、表面チャネルで
あっても良い。SPSCCD（10）は、ｐ＋型の保護用環状デ
ィフュージョン領域（24）で囲まれ、その周囲はフィー
ルド酸化層（26）で覆われている。金属製コンタクト
（30）及び（34）は、絶縁層（14）を介して、信号入力
端及び電圧源VODを夫々入力ディフュージョン領域（1
1）及び出力ディフュージョン領域（23）に接続してい
る。電極アレイ（12）は、サンプル・ゲート電極（3
6）、サンプル・ウェル電極（38）、及び一連のセル電
極対（40）を含んでいる。サンプル・ゲート電極（36）
及びサンプル・ウェル電極（38）は、絶縁層（14）の一
部分及びその下の基板（16）の一部分と共に、第１図の
サンプル・ゲート・セル（13）及びサンプル・ウェル・
セル（17）を構成している。同様に、各電極対（40）
は、絶縁層（14）の一部分及びその下の基板（16）の一
部分と共に、第１図のセル対（19）及び（21）を構成し
ている。SPSCCD（10）が入力ディフュージョン領域（1
1）の上のコンタクト（30）に供給された入力信号をサ
ンプリングすると、サンプル・ゲート電極（36）の下の
チャネル領域（18）に電荷パケットが蓄積される。その
後、この電荷パケットは、チャネル領域（18）に沿って
１セルずつ横方向にシフトしていく。
本発明は、特に、第１図の第１セル行（15）の個々の
セル（19）の改良に関し、クロック信号P1、P2及びT1の
周波数が高いとき、各セルから２つの電荷転送方向の隣
のセルの何れかに選択的に電荷パケットを高速に転送
し、電荷転送効率を向上するものである。
本発明の理解を容易にする為に、第１図の本発明に係
るSPSCCD（10）のセル（19）の構造の説明の前に、先
ず、従来一般的に採用されているセルについて説明す
る。
第3A図は、従来のSPSCCDの電荷蓄積セル（19′）の断
面図である。このセル（19′）は、ポリシシコンの電極
対（40a′）及び（40b′）を含み、この電極対は、ドー
ピング処理により形成されたｎ型のチャネル領域（1
8′）から二酸化シリコンの絶縁層（14′）により絶縁
されている。第3A図には示していないが、電極対（40
a′）及び（40b′）は、同じクロック信号P1を受ける金
属製コンタクトにより相互接続されている。第3A図の多
数の「＋」符号は、埋め込みチャネル領域（18′）の相
対的不純物（ドーパント）濃度（深さではない）をチャ
ネル領域の水平位置の関数として表している。各電極
（40a′）及び（40b′）の下のチャネル領域の不純物濃
度は、水平方向に対し一様であるが、電極（40b′）の
下の領域の不純物濃度は、電極（40a′）の下の領域に
比べ遥かに高くなっている。従来のSPSCCDでは、第１図
のセル（21）及び（25）は、第3A図に示したセル（1
9′）と同様のセルで構成されている。
第3B図は、各セルのチャネル領域に相対的に不純物を
注入した従来のSPSCCDにおける１つのセル（19′）と、
その隣のセル（21′）及び（25′）の平面図である。セ
ル（19′）のチャネル領域の不純物濃度は、第3A図の電
極（40a′）の下の領域では第１定数NAであり、電極（4
0b′）の下の領域では更に大きな値の第２定数NBであ
る。セル（21′）についても同様に、電荷キャリアが流
れるＸ方向で不純物濃度はステップ（階段）状になって
いる。このように、各セルのチャネル領域の不純物濃度
がステップ状になっていることにより、ステップ状のチ
ャネル電位が生じ、電荷の直列シフト動作中に各セルか
らＸ方向への電荷パケットの流れが妨げられてしまう。
ここで用いたチャネル電位という用語は、チャネル自身
の電位ではなく、チャネル領域内の電荷キャリア群の電
位をいう。セル（25′）は、セル（19′）及び（21′）
と同様の構成であるが、90°回転しているので、ステッ
プ状の不純物濃度の分布は、Ｙ方向に存在する。このセ
ル（25′）のステップ状の不純物濃度分布は、電荷パケ
ットのＹ方向の流れ、即ち、セル行から次のセル行への
電荷のシフト動作を妨げる。
第４図は、第3A図及び第3B図に示した従来の３つの隣
合うセル群（21′−19′−21′）において、電荷パケッ
ト（電荷キャリア群）のシフト動作の様子を示す図であ
る。第４図の上部には、３つのセル群（セル１〜３）の
簡略化した断面図を示す。二相型SPSCCDにおいて、２つ
の逆位相のクロック信号P1及びP2が、交互に隣合うセル
の電極を駆動する。クロック信号P1は、セル１及び３の
電極を制御し、クロック信号P2は、セル２の電極を制御
する。第４図には、各セルの構造的なチャネル電位をチ
ャネルの電荷の流れる方向の水平距離の関数として特性
曲線（60）で示している。この構造的チャネル電位は、
クロック信号が印加されず、チャネル内の何処にも電荷
が蓄積されていない時のチャネルの相対的電位を表して
いる。第3A図に示したように、チャネルの不純物濃度が
ドーピングによりステップ状に形成されているので、こ
の本来的なチャネル電位は、各セルの電極（70）、（7
2）、及び（76）の下の領域では相対的に高い一定値
で、電極（68）、（74）及び（78）の下の領域では、相
対的に低い一定値になっている。
第４図には、更に、セル間を電荷パケットが移動する
際の３つの異なる時点T1〜T3におけるチャネルの水平方
向の関数として相対的チャネル電位の特性曲線（60）、
（62）、及び（63）を夫々示している。時点T1では、ク
ロック信号P1が発生し、クロック信号P2は停止してい
る。この時、クロック信号P1によりセル１及びセル３の
チャネル電位が「低」状態となり、セル２のチャネル電
位は「高」状態になる。セル１は、電極（68）の下の領
域の電荷パケット（66）を蓄積する。セル１の電極（6
8）及び（70）の下のチャネル領域間、並びにセル１の
電極（68）及びセル２の電極（72）の下のチャネル領域
間に大きな電位勾配が生じ、これによって発生する電界
により、電荷パケット（66）が電極（68）の下のチャネ
ル領域の電位井戸（ウェル）から流出するのを妨げてい
る。
時点T1とT2の間では、クロック信号P2が発生し、クロ
ック信号P1は停止する。クロック信号P1が停止するの
で、セル１及び３のチャネル電位は、「高」レベルとな
り、同時にクロック信号P2によりセル２のチャネル電位
は、「低」レベルになる。この結果、電荷パケット（6
6）は、電極（68）の下のチャネル領域から電極（72）
の下の領域を介してセル２の電極（74）の下のチャネル
領域へドリフト及び拡散する。時点T2では、電荷パケッ
トはセル１からセル２へと流れている。時点T2の直後
に、クロック信号P1及びP2の状態が再び切り替わり、セ
ル１及び３のチャネル電位が「低」状態に変化し、セル
２のチャネル電位は「高」状態に変化する。その後、電
荷パケット（66）は、セル２から電荷（76）の下の領域
を介してセル３の電極（73）の下のチャネル領域へドリ
フト及び拡散する。第４図の時点T3では、クロック信号
P1が停止状態で、電荷パケット（66）がセル２からセル
３へ流れている様子を示している。
クロック信号の状態変化直後に一方のセルから他方の
セルへ電荷パケットが流れ始めた時には、クロック信号
により誘起されるセル間の電位勾配は大きいので強い電
界が発生し、電荷パケットは高速に受容セル側にドリフ
トする。また、隣合うセル間における最初のキャリア濃
度勾配も電荷の流れを拡散によって促進する。しかし、
クロック信号の位相の終端時点付近になり、受容セル側
に電荷キャリアが蓄積されるにつれて、両方のセルのチ
ャネル領域間のキャリア濃度勾配及び電位勾配が共に減
少する。従って、電荷パケットを受容セル側にドリフト
又は拡散させる力が減少し、電荷キャリア群の移動速度
は低下する。SPSCCDの各電極を制御するクロック信号の
周波数が増加するにつれて、１つのセルから隣のセルへ
総ての電荷パケットが移動する時間的余裕が減少する。
よって、クロック信号の周波数が高いと、クロック信号
の位相の終了時点でもかなりの数の電荷キャリアが後に
残ることになる。例えば、第４図では、時点T3におい
て、２個の電荷キャリア（67）がセル１の中に残ってい
る。第４図では、第3B図の３つのセル群（21′−19′−
21′）のようなＸ方向の電荷パケットの移動状態につい
て示しているが、セル（19′）からセル（25′）へのＹ
方向の電荷移動に関しても実質的に事情は同様である。
SPSCCDの電荷転送効率は、クロック・サイクルの開始
時点で１つのセルに蓄積されている電荷量に対する、ク
ロック・サイクル中にそのセルから隣のセルに転送され
る電荷量の比率で表される。SPSCCDの動作周波数が増加
すると、各クロック・サイクル中に電荷キャリアが移動
する時間的余裕が減少するので、電荷転送効率は低下す
る。特に、多くのセルを有するSPSCCDでは、セル間を移
動する電荷パケットの実質的な劣化を防止する為に、高
い電荷転送効率を実現する必要がある。つまり、SPSCCD
の電荷転送効率により、そのSPSCCDの動作周波数が制限
されてしまうのである。
第５図は、本発明の好適実施例による電荷結合装置の
セル（100）の断面図を示している。このセル（100）で
は、絶縁層（14）の厚さを傾斜させることにより、電極
（40a）及び（40b）の下のチャネル領域のチャネル電位
に勾配を与えている。絶縁層（14）を傾斜させる為に
は、電極の形成以前に、基板（16）の一部分を選択的に
繰り返しマスク処理及び酸化処理を行っても良い。図６
は、図５のセル（100）の平面図であり、矢線は、電位
勾配から得られる電界ベクトルを示している。このよう
な電極の転送方向に沿った電位勾配により電荷の転送効
率を改善することができる。
第７図は、本発明の他の実施例によるセル（102）の
断面図を示している。図８は、図７のセル（102）の平
面図である。このセルでは、電極を複数のセクションに
区分し、各セクション毎に印加するクロック信号の電位
に勾配を与える。すなわち、電極（40a）及び（40b）の
各セクションを、位相が等しく電圧値が異なる別々のク
ロック信号で制御することにより、チャネル領域に電位
勾配を発生させる。
第９図は、第４図に似ているが、本発明の実施例に係
る３つの隣接するセル（21−19−21）をＸ方向に沿って
電荷パケット（84）が流れる様子を示している。第９図
では、これら３つのセル１〜３として表している。これ
らのセルにおける構造的なチャネル電位の特性曲線（8
0）をセル１〜３の断面図の下に示す。ここで、各セル
の電極（87）〜（89）の下のチャネル領域の電位が一様
で高く、他方の電極（91）〜（93）の下のチャネル領域
の電位は、相対的に低く且つ傾斜していることに留意さ
れたい。
第９図は、更に、クロック信号P1及びP2に応じてセル
１〜３を電荷パケット（84）がＸ方向に流れる際の時点
T1〜T3のチャネル電位の変化も示している。セル１〜３
の電極（91）〜（93）の下の領域のチャネル電位は、Ｘ
方向に傾斜している。この電位勾配から発生する電界に
より、電極（91）〜（93）の下のチャネル領域の電荷キ
ャリアに転送方向の力が働くので、電荷のＸ方向のドリ
フト速度が増加する。これによる電荷キャリアのドリフ
ト速度の増加は、隣合うセル間で電荷キャリアの濃度差
が減少し、クロック信号に基づく電位勾配が減少するク
ロック・サイクルの終了時点付近で特に顕著となる。従
って、この傾斜したチャネル電位によって加算される電
界により、電荷キャリアの駆動力が低減するクロック・
サイクルの終了時点付近でセルに残っている僅かな電荷
キャリアを総て受容セル側へ押し出すことが出来る。従
って、クロック信号の周波数が高くなっても、電荷転送
効率を実質的に改善出来る。第９図では、第１図の３つ
のセル（21−19−21）の場合のようなＸ方向への電荷転
送について示しているが、セル（19）及び（25）の場合
のＹ方向に関してもＸ方向の場合と同様の効果が得られ
る。
以上本発明の好適実施例について説明したが、本発明
はここに説明した実施例のみに限定されるものではな
く、本発明の要旨を逸脱することなく必要に応じて種々
の変形及び変更を実施し得ることは当業者には明らかで
ある。
［発明の効果］ 本発明によれば、SPSCCDの各セルのチャネル領域内
で、電荷が転送される２つの方向に沿ってチャネル電位
勾配を与えるために、各セルの電極を複数のセクション
に区分し、各セクションに位相が等しくかつ異なる電位
のクロック信号を順次供給する。これにより、電荷転送
効率を改善し、高速動作が可能なSPSCCDを提供出来る。
【図面の簡単な説明】
第１図は、本発明による二相動作型SPSCCDの概略平面
図、第２図は、第１図の２−２線に沿って切断した場合
の断面図、第3A図は、従来のSPSCCDの１つのセルの断面
図、第3B図は、各セルの不純物濃度と共に示した従来の
SPSCCDの平面図、第４図は、第3B図のセルで構成した従
来のSPSCCDの電荷転送動作を説明する為の図、第５図
は、本発明の好適実施例によるSPSCCDの１つのセルの断
面図、第６図は、第５図のセルの平面図、第７図は、本
発明の他の実施例によるSPSCCDの１つのセルの断面図、
第８図は、第７図のセルの平面図、第９図は、本発明の
SPSCCDの電荷転送動作を説明する為の図である。 （14）……絶縁層 （16）……半導体基板 （18）……チャネル領域 （40）……電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エドワーズ・タガート アメリカ合衆国 オレゴン州 97006 ビーバートン ノースウエスト・ノーウ オーク・プレイス 2978 (72)発明者 レイモンド・ヘイズ アメリカ合衆国 オレゴン州 97005 ビーバートン サウスウエスト・ウィル ソン・コート 14340 (72)発明者 ジョゼフ・レイモンド・ピーター アメリカ合衆国 オレゴン州 97007 ビーバートン サウスウエスト・ファー ミングトン・ロード 24270

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】電荷を蓄積するチャネル領域を含む半導体
    基板と、該半導体基板の一面上に形成された絶縁層と、
    該絶縁層上に設けられた電極とを各々が有する複数個の
    セルを２次元的に配列し、隣接した上記セルの電極に異
    なる位相のクロック信号を印加することにより、電荷を
    直列・並列・直列に順次転送する電荷結合装置におい
    て、 電荷を第１の方向に直列に転送し又は電荷を第２の方向
    に並列に転送する上記２次元配列のセルの各々の電極を
    複数のセクションに区分し、上記第１及び第２の方向に
    沿って上記セルの各々の電極の上記複数のセクションを
    夫々位相が等しくかつ異なる電位のクロック信号で駆動
    し、上記第１及び第２の方向に沿って電位勾配を発生さ
    せることを特徴とする電荷結合装置。
JP1173859A 1988-07-07 1989-07-05 電荷結合装置 Expired - Lifetime JP2521153B2 (ja)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992842A (en) * 1988-07-07 1991-02-12 Tektronix, Inc. Charge-coupled device channel with countinously graded built-in potential
US5650644A (en) * 1990-05-16 1997-07-22 Matsushita Electric Industrial Co., Ltd. Charge transfer device having a plurality of vertical and horizontal charge-coupled devices with improved configurations for isolation regions and impurity implanted regions between the charge-coupled devices
JPH04337670A (ja) * 1991-05-14 1992-11-25 Sony Corp Ｃｃｄシフトレジスタ
US5608242A (en) * 1994-10-11 1997-03-04 Dalsa, Inc. Variable width CCD register with uniform pitch and charge storage capacity
US5705836A (en) * 1995-05-22 1998-01-06 Dalsa, Inc. Efficient charge transfer structure in large pitch charge coupled device
US5844598A (en) * 1996-01-17 1998-12-01 Pixel Vision, Inc. CCD based optical detector for a confocal microscope
US5989963A (en) * 1997-07-21 1999-11-23 Advanced Micro Devices, Inc. Method for obtaining a steep retrograde channel profile
US6245649B1 (en) 1999-02-17 2001-06-12 Advanced Micro Devices, Inc. Method for forming a retrograde impurity profile
US6656845B2 (en) * 2002-02-15 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor substrate with convex shaped active region
US6475835B1 (en) * 2002-02-28 2002-11-05 Industrial Technology Research Institute Method for forming thin film transistor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4871576A (ja) * 1971-12-27 1973-09-27
JPS5023180A (ja) * 1973-06-28 1975-03-12
JPS5272187A (en) * 1975-12-12 1977-06-16 Fujitsu Ltd Charge transfer element
JPS5580373A (en) * 1978-12-13 1980-06-17 Toshiba Corp Surface shift driving system for charge-transfer element area sensor
JPS5713763A (en) * 1980-06-30 1982-01-23 Hitachi Ltd Semiconductor device
JPS61105866A (ja) * 1984-10-30 1986-05-23 Oki Electric Ind Co Ltd 電荷移送装置
JPS61179574A (ja) * 1985-02-04 1986-08-12 Mitsubishi Electric Corp 電荷結合素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3796932A (en) * 1971-06-28 1974-03-12 Bell Telephone Labor Inc Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel
US4092734A (en) * 1971-12-14 1978-05-30 Texas Instruments Incorporated Analogue memory
US3924319A (en) * 1974-08-12 1975-12-09 Bell Telephone Labor Inc Method of fabricating stepped electrodes
US4035906A (en) * 1975-07-23 1977-07-19 Texas Instruments Incorporated Silicon gate CCD structure
GB2009500A (en) * 1977-10-06 1979-06-13 Gen Electric Co Ltd Charge coupled device
US4184896A (en) * 1978-06-06 1980-01-22 The United States Of America As Represented By The Secretary Of The Air Force Surface barrier tailoring of semiconductor devices utilizing scanning electron microscope produced ionizing radiation
NL7808873A (nl) * 1978-08-29 1980-03-04 Philips Nv Ladinggekoppelde inrichting.
US4364164A (en) * 1978-12-04 1982-12-21 Westinghouse Electric Corp. Method of making a sloped insulator charge-coupled device
US4236830A (en) * 1978-12-29 1980-12-02 International Business Machines Corporation CCD Parallel-serial and serial-parallel charge transfer method and apparatus
NL8203870A (nl) * 1982-10-06 1984-05-01 Philips Nv Halfgeleiderinrichting.
JPS63140574A (ja) * 1986-12-02 1988-06-13 Seiko Epson Corp 電荷結合素子

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4871576A (ja) * 1971-12-27 1973-09-27
JPS5023180A (ja) * 1973-06-28 1975-03-12
JPS5272187A (en) * 1975-12-12 1977-06-16 Fujitsu Ltd Charge transfer element
JPS5580373A (en) * 1978-12-13 1980-06-17 Toshiba Corp Surface shift driving system for charge-transfer element area sensor
JPS5713763A (en) * 1980-06-30 1982-01-23 Hitachi Ltd Semiconductor device
JPS61105866A (ja) * 1984-10-30 1986-05-23 Oki Electric Ind Co Ltd 電荷移送装置
JPS61179574A (ja) * 1985-02-04 1986-08-12 Mitsubishi Electric Corp 電荷結合素子

Also Published As

Publication number Publication date
EP0350086A3 (en) 1991-07-17
US4965648A (en) 1990-10-23
EP0350086A2 (en) 1990-01-10
JPH0258341A (ja) 1990-02-27

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