JP2520319B2 - Photo triac - Google Patents

Photo triac

Info

Publication number
JP2520319B2
JP2520319B2 JP2086725A JP8672590A JP2520319B2 JP 2520319 B2 JP2520319 B2 JP 2520319B2 JP 2086725 A JP2086725 A JP 2086725A JP 8672590 A JP8672590 A JP 8672590A JP 2520319 B2 JP2520319 B2 JP 2520319B2
Authority
JP
Japan
Prior art keywords
diffusion region
type
type substrate
gate
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2086725A
Other languages
Japanese (ja)
Other versions
JPH03284877A (en
Inventor
満 鞠山
俊文 ▲吉▼川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2086725A priority Critical patent/JP2520319B2/en
Publication of JPH03284877A publication Critical patent/JPH03284877A/en
Application granted granted Critical
Publication of JP2520319B2 publication Critical patent/JP2520319B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、水平方向の接合を利用した光による転流素
子の感度を向上し、dv/dt耐量を高くする手段に関する
もので、ラテラル型のフォト・トライアックの性能を向
上させるのに適したものである。
Description: TECHNICAL FIELD The present invention relates to a means for improving the sensitivity of a commutation element by light utilizing a horizontal junction and increasing dv / dt resistance, and a lateral type It is suitable for improving the performance of the Photo Triac.

(従来の技術) 第13図は従来のラテラル・フォト・トライアックの平
面図、第14図はその底面図、第15図はその略断面図であ
る。このフォト・トライアックは一対のフォト・サイリ
スタを組合せたものであって、第13図において、N型基
板1の表面の右方に形成されたアノード拡散領域A1,カ
ソード拡散領域K1,Pゲート拡散領域P1等により一方のサ
イリスタが形成され、N型基板1の表面の左方に形成さ
れたアノード拡散領域A2,カソード拡散領域K2,Pゲート
拡散領域P2等により他方のサイリスタが形成される。な
お、アノード拡散領域A1とPゲート拡散領域P2とはゲー
ト抵抗R2で接続され、アノード拡散領域A2とPゲート拡
散領域P1とはゲート抵抗R1で接続されている。
(Prior Art) FIG. 13 is a plan view of a conventional lateral photo triac, FIG. 14 is a bottom view thereof, and FIG. 15 is a schematic sectional view thereof. This photo triac is a combination of a pair of photo thyristors. In FIG. 13, an anode diffusion region A1, a cathode diffusion region K1, and a P gate diffusion region are formed on the right side of the surface of the N-type substrate 1. One thyristor is formed by P1 and the like, and the other thyristor is formed by the anode diffusion region A2, the cathode diffusion region K2, the P gate diffusion region P2, and the like that are formed on the left side of the surface of the N-type substrate 1. The anode diffusion region A1 and the P gate diffusion region P2 are connected by a gate resistor R2, and the anode diffusion region A2 and the P gate diffusion region P1 are connected by a gate resistor R1.

第14図はその底面を示すもので、N型基板1の裏面に
は全面にわたりN+型拡散領域3が形成されている。
FIG. 14 shows its bottom surface, and an N + type diffusion region 3 is formed over the entire back surface of the N type substrate 1.

その断面の構造は第15図に示されるように、N型基板
1の表面の右方にP型のアノード拡散領域A1を形成し、
これに隣接してP内側にP型のPゲート拡散領域P1を形
成し、その表面の一部にN+型のカソード拡散領域K1が形
成されている。これらと対称にN型基板1の表面の左方
に、アノード拡散領域A2,Pゲート拡散領域P2,カソード
拡散領域K2が形成されている。裏面には全面にわたりN+
型拡散領域3が形成されている。
As shown in FIG. 15, the cross-sectional structure is such that a P-type anode diffusion region A1 is formed on the right side of the surface of the N-type substrate 1,
Adjacent to this, a P type P gate diffusion region P1 is formed inside the P, and an N + type cathode diffusion region K1 is formed on a part of the surface thereof. Symmetrically to these, an anode diffusion region A2, a P gate diffusion region P2, and a cathode diffusion region K2 are formed on the left side of the surface of the N-type substrate 1. N + on the entire back
A mold diffusion region 3 is formed.

一般にN型基板1の不純物濃度は1013〜1015cm-3であ
り、N+型のカソード拡散領域K1及びK2ならびにN+型拡散
領域3の不純物の表面濃度は5×1020cm-3程度である。
Generally, the impurity concentration of the N-type substrate 1 is 10 13 to 10 15 cm −3 , and the surface concentration of impurities of the N + -type cathode diffusion regions K1 and K2 and the N + -type diffusion region 3 is 5 × 10 20 cm −3. It is a degree.

第15図において、アノード拡散領域A1とカソード拡散
領域K2とは端子T1に接続され、アノード拡散領域A2とカ
ソード拡散領域K1とは端子T2に接続されている。端子T1
がプラス、端子T2がマイナスのときを第1のチャネルCh
1、その反対のときを第2のチャネルCh2とする。
In FIG. 15, the anode diffusion region A1 and the cathode diffusion region K2 are connected to the terminal T1, and the anode diffusion region A2 and the cathode diffusion region K1 are connected to the terminal T2. Terminal T1
Is positive and terminal T2 is negative, the first channel Ch
1 and vice versa is the second channel Ch2.

N型基板1の裏面に設けたN+型拡散領域3は、いわゆ
るBSF効果を意図したものである。これによって、N型
基板1内部の少数キャリアのライフタイムが、等価的に
大きくなる。すなわち、このN+型拡散領域3がないと、
少数キャリアはN型基板1の裏面付近で再結合し易い。
しかし、N+型拡散領域3が存在すると、少数キャリアが
反射するため、等価的ライフタイムが大きくなる。その
結果、次のような利点が生ずる。
The N + type diffusion region 3 provided on the back surface of the N type substrate 1 is intended for the so-called BSF effect. As a result, the lifetime of minority carriers inside the N-type substrate 1 is equivalently increased. That is, without this N + type diffusion region 3,
Minority carriers are likely to recombine near the back surface of the N-type substrate 1.
However, in the presence of the N + type diffusion region 3, minority carriers are reflected, so that the equivalent lifetime is increased. As a result, the following advantages occur.

(1) アノード拡散領域A1又はA2,N型基板1,Pゲート
拡散領域P1又はP2からなるトランジスタのhFE(PNP)を
大きくし、かつPゲート拡散領域P1又はP2,カソード拡
散領域K1又はK2からなるフォトダイオードの光感度(I
PD)を向上させ、これら双方によりフォト・トライアッ
クの点弧のための光感度を向上させる。
(1) The h FE (PNP) of the transistor composed of the anode diffusion region A1 or A2, the N-type substrate 1, the P gate diffusion region P1 or P2 is increased, and the P gate diffusion region P1 or P2 and the cathode diffusion region K1 or K2 are increased. Photodiode photosensitivity (I
PD ), both of which improve the photosensitivity for the firing of the photo triac.

(2) hFE(PNP)を大きくできるため、フォト・トラ
イアックの応答を遅くする。これは、応答はhFE(PNP)
に比例するからである。従って急峻なパルスに対し誤動
作しない、いわゆるdv/dt耐量を高くする。
(2) Since h FE (PNP) can be increased, the response of the photo triac is delayed. This is the response h FE (PNP)
Because it is proportional to Therefore, the so-called dv / dt withstand capability, which does not cause a malfunction for steep pulses, is increased.

(発明が解決しようとする課題) しかしながら、前述のような従来の構造では、N基板
1の少数キャリアである正孔のライフタイムが長いた
め、転流特性が悪いという欠点がある。例えば、アノー
ド拡散領域A1,N型基板1,Pゲート拡散領域P1,カソード拡
散領域K1等からなるチャネルCh1が導通していた交流の
半サイクル後、これと対称なチャネルCh2への印加電圧
の立ち上がりが急な場合に、光入射がない状態でも、余
剰なN基板1内の少数キャリアである正孔によってチャ
ネルCh2が導通してしまい、転流が失敗する。N基板1
の裏面のN+型拡散領域3がなければ、BSF効果がないの
で、転流特性は向上するが、フォトダイオードの感度が
低下し、更にdv/dt耐量も低下する。
(Problems to be Solved by the Invention) However, the conventional structure as described above has a drawback that the commutation characteristics are poor because the lifetime of holes, which are minority carriers of the N substrate 1, is long. For example, after half a cycle of alternating current where the channel Ch1 consisting of the anode diffusion region A1, N-type substrate 1, P gate diffusion region P1, cathode diffusion region K1, etc. was conducting, the rise of the applied voltage to the channel Ch2 symmetrical to this In the case of abruptness, even if there is no light incident, the channel Ch2 becomes conductive due to excess holes which are minority carriers in the N substrate 1, and commutation fails. N board 1
If there is no N + type diffusion region 3 on the back surface of B, there is no BSF effect, so the commutation characteristics are improved, but the sensitivity of the photodiode is reduced and the dv / dt withstand capability is also reduced.

従って、これらの両方の特性を向上することが必要で
ある。
Therefore, it is necessary to improve both of these properties.

(課題を解決するための手段) 本発明においては、前述の課題を解決するため、ラテ
ラル・フォト・トライアックの構成要素である各サイリ
スタ部のN型基板の裏面にN+型拡散領域を形成し、各サ
イリスタ部の中間のN型基板の裏面にはN+型拡散領域を
形成しないようにした。
(Means for Solving the Problem) In the present invention, in order to solve the above-mentioned problem, an N + type diffusion region is formed on the back surface of the N type substrate of each thyristor part which is a constituent element of the lateral photo triac. No N + type diffusion region is formed on the back surface of the N type substrate in the middle of each thyristor.

(作 用) 各サイリスタ部のN型基板の裏面には、N+型拡散領域
が形成されているので、各サイリスタ部はBSF効果によ
る高感度化及びdv/dt耐量の向上が得られる。また、各
サイリスタ部の中間のN型基板の裏面には、N+型拡散領
域が形成されていないので、この領域に対応するN型基
板内の正孔のライフタイムを短かくして転流特性を向上
する。
(Operation) Since the N + type diffusion region is formed on the back surface of the N type substrate of each thyristor part, each thyristor part can obtain high sensitivity and improved dv / dt withstand capability due to the BSF effect. In addition, since the N + type diffusion region is not formed on the back surface of the N type substrate in the middle of each thyristor portion, the lifetime of holes in the N type substrate corresponding to this region is shortened to improve the commutation characteristics. improves.

(実施例) 第1図は本発明の一実施例の平面図、第2図はその底
面図、第3図はそのA−A′略断面図である。第13図乃
至第15図の従来例と同一の部分には、同一の符号を付し
てある。従来例と異なる所は、トライアックの要素であ
る各サイリスタ部の裏面のN型基板1にN+型拡散領域2,
2を形成したことである。また、各サイリスタ部のPゲ
ート拡散領域P1及びP2の配置を変更し、それらの距離を
遠くしてある。この距離を遠くすることによって、余剰
な正孔による影響を防止し、転流特性を更に向上でき
る。
(Embodiment) FIG. 1 is a plan view of an embodiment of the present invention, FIG. 2 is a bottom view thereof, and FIG. 3 is a schematic sectional view taken along line AA ′. The same parts as those in the conventional example shown in FIGS. 13 to 15 are designated by the same reference numerals. The difference from the conventional example is that the N + type diffusion region 2, on the N type substrate 1 on the back surface of each thyristor part which is an element of the triac,
2 is formed. Further, the arrangement of the P gate diffusion regions P1 and P2 in each thyristor portion is changed to increase the distance between them. By increasing this distance, the effect of excess holes can be prevented and the commutation characteristics can be further improved.

第1図乃至第3図において、N型基板1は、例えばN
型シリコン単結晶であって、不純物濃度が1013〜1015cm
-3のものを使用する。
1 to 3, the N-type substrate 1 is, for example, N
-Type silicon single crystal with an impurity concentration of 10 13 to 10 15 cm
Use the one from -3 .

第1図に示されるように、N型基板1の表面には、そ
の右方にP型のアノード拡散領域A2と、その外方に設け
たP型のPゲート拡散領域P2と、その一部に設けたN+
カソード拡散領域K2等が形成されている。これらは一方
のサイリスタを構成する。また、N型基板1の表面の左
方には、前記のサイリスタの構成部分と対称に、P型ア
ノード拡散領域A1,Pゲート拡散領域P1,カソード拡散領
域K1等が形成され、他方のサイリスタを構成する。
As shown in FIG. 1, on the surface of the N-type substrate 1, a P-type anode diffusion region A2 is provided on the right side thereof, and a P-type P gate diffusion region P2 is provided on the outside thereof, and a part thereof. And the N + type cathode diffusion region K2 and the like are formed. These form one thyristor. Further, on the left side of the surface of the N-type substrate 1, a P-type anode diffusion region A1, a P-gate diffusion region P1, a cathode diffusion region K1 and the like are formed symmetrically with the above-mentioned thyristor constituent portion, and the other thyristor is formed. Configure.

以上のP型の部分はボロンを不純物として同時に形成
され、N+型の部分は燐,アンチモン,砒素等を不純物と
して形成される。
The P type portion is simultaneously formed with boron as an impurity, and the N + type portion is formed with phosphorus, antimony, arsenic or the like as impurities.

また、アノード拡散領域A1とPゲート拡散領域P2との
間にゲート抵抗R2を設け、アノード拡散領域A2とPゲー
ト拡散領域P1との間にゲート抵抗R1を設けることは、従
来例と同様である。
Further, providing the gate resistance R2 between the anode diffusion region A1 and the P gate diffusion region P2 and providing the gate resistance R1 between the anode diffusion region A2 and the P gate diffusion region P1 is the same as in the conventional example. .

第2図において、N型基板1の裏面は、各サイリスタ
部の裏面のみにN+型拡散領域2,2が形成されている。こ
の形成はカソード拡散領域K1,K2と同時に、フォトリソ
グラフィーによって行われる。この不純物濃度は、5×
1020cm-3程度とされる。
In FIG. 2, on the back surface of the N-type substrate 1, N + -type diffusion regions 2, 2 are formed only on the back surface of each thyristor portion. This formation is performed by photolithography at the same time as the cathode diffusion regions K1 and K2. This impurity concentration is 5 ×
It is set to about 10 20 cm -3 .

以上のP型又はN+型の拡散領域の形成には、ドープCV
D法,熱拡散法あるいはイオン注入法等が用いられる。
To form the above P-type or N + -type diffusion region, a doped CV is used.
D method, thermal diffusion method or ion implantation method is used.

拡散工程終了後、素子の表面に蒸着法により被着させ
たAl膜を選択エッチングして、表面の電極配線を行う。
After completion of the diffusion process, the Al film deposited on the surface of the device by the vapor deposition method is selectively etched to form electrode wiring on the surface.

第3図は第1図のA−A′断面を示すものである。端
子T1及びT2の接続は第15図と同一である。Pゲート拡散
領域P1及びP2がカソード拡散領域K1,K2の外側に配置さ
れ、各サイリスタ部の裏面にN+型拡散領域2,2が設けら
れていることが、第15図の従来例と異なる。Ch1及びCh2
は、交流動作の各モードのチャネルを示し、端子T1がプ
ラス,端子T2がマイナスの時をCh1と表示してある。
FIG. 3 shows a cross section taken along the line AA 'in FIG. The connection of terminals T1 and T2 is the same as in FIG. The P gate diffusion regions P1 and P2 are arranged outside the cathode diffusion regions K1 and K2, and the N + type diffusion regions 2 and 2 are provided on the back surface of each thyristor portion, which is different from the conventional example of FIG. . Ch1 and Ch2
Indicates a channel in each mode of AC operation, and when the terminal T1 is positive and the terminal T2 is negative, it is indicated as Ch1.

第4図乃至第6図は、N型基板1の裏面のN+型拡散領
域2,2の形状及び配置の他の実施例を示すもので、第4
図は各サイリスタ部分の裏面に面積を広く、ずらして形
成したもの、第5図は第4図のそれぞれの面積を小さく
したもの、第6図は第4図のそれぞれの縦の長さを長く
したものであるが、何れも各サイリスタ部の中間にはN+
型拡散領域2が形成されていない。
FIGS. 4 to 6 show another embodiment of the shape and arrangement of the N + type diffusion regions 2, 2 on the back surface of the N type substrate 1.
The figure shows the back surface of each thyristor portion formed with a large area and shifted, FIG. 5 shows the respective area of FIG. 4 reduced, and FIG. 6 shows the vertical length of FIG. 4 lengthened. In each case, N + is placed in the middle of each thyristor.
The mold diffusion region 2 is not formed.

第7図は他の実施例の平面図、第8図はその底面図、
第9図は第7図のB−B′略断面図である。第1図の配
置を縦長にしたものである。Pゲート拡散領域P1及びP2
がN型基板1の対角線方向に配置されているから、それ
らの間の距離を長くすることができる。この素子の裏面
は第8図に示されるように、各サイリスタ部の裏面にN+
型拡散領域2,2が形成されている。また、そのB−B′
断面は第9図に示されるようになる。N型基板1の裏面
には、P型のゲート拡散領域P1,アノード拡散領域A1,ゲ
ート抵抗R2が形成され、Pゲート拡散領域P1の表面には
カソード拡散領域K1が形成されている。また、N型基板
1の裏面には、N+型拡散領域2が形成されている。第10
図乃至第12図は、それぞれ第4図乃至第6図に対応する
ものである。
FIG. 7 is a plan view of another embodiment, FIG. 8 is a bottom view thereof,
FIG. 9 is a schematic sectional view taken along the line BB ′ of FIG. 7. The arrangement of FIG. 1 is vertically long. P gate diffusion regions P1 and P2
Are arranged in the diagonal direction of the N-type substrate 1, so that the distance between them can be increased. As shown in Fig. 8, the back surface of this element has N + on the back surface of each thyristor.
Form diffusion regions 2, 2 are formed. Also, the BB '
The cross section is as shown in FIG. A P-type gate diffusion region P1, an anode diffusion region A1, and a gate resistance R2 are formed on the back surface of the N-type substrate 1, and a cathode diffusion region K1 is formed on the surface of the P-gate diffusion region P1. Further, an N + type diffusion region 2 is formed on the back surface of the N type substrate 1. 10th
Figures 12 to 12 correspond to Figures 4 to 6, respectively.

(発明の効果) 本発明によれば、BSF効果を達成するN+型拡散領域
は、各サイリスタ部の裏面にのみ存在するから、ラテラ
ルhFE(NPN)を大きくし、光感度を向上させると共にdv
/dt耐量を大きくすることができる。各サイリスタ部の
中間にはN+型拡散領域がないから、余剰な正孔による転
流の失敗を防止することができる。
(Effect of the Invention) According to the present invention, since the N + type diffusion region that achieves the BSF effect is present only on the back surface of each thyristor portion, the lateral h FE (NPN) is increased and the photosensitivity is improved. dv
/ dt tolerance can be increased. Since there is no N + type diffusion region in the middle of each thyristor part, it is possible to prevent commutation failure due to excess holes.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例の平面図、第2図はその底面
図、第3図は第1図のA−A′略断面図、第4図乃至第
6図は第1図の実施例の底面のその他の実施例の底面
図、第7図は本発明の他の実施例の平面図、第8図はそ
の底面図、第9図は第7図のB−B′略断面図、第10図
乃至第12図は第7図の実施例の底面のその他の実施例の
底面図、第13図は従来の一例の平面図、第14図はその底
面図、第15図は第13図のC−C′略断面図である。 1……N型基板、2,3……N+型拡散領域、A1,A2……アノ
ード拡散領域、P1,P2……Pゲート拡散領域、K1,K2……
カソード拡散領域、T1,T2……端子
FIG. 1 is a plan view of an embodiment of the present invention, FIG. 2 is a bottom view thereof, FIG. 3 is a schematic sectional view taken along the line AA ′ of FIG. 1, and FIGS. FIG. 7 is a bottom view of another embodiment of the bottom surface of the embodiment, FIG. 7 is a plan view of another embodiment of the present invention, FIG. 8 is its bottom view, and FIG. 9 is a schematic sectional view taken along line BB ′ of FIG. 7. FIGS. 10 to 12 are bottom views of other embodiments of the bottom surface of the embodiment of FIG. 7, FIG. 13 is a plan view of an example of the prior art, FIG. 14 is its bottom view, and FIG. FIG. 14 is a schematic cross-sectional view taken along the line CC ′ of FIG. 13. 1 ... N type substrate, 2,3 ... N + type diffusion region, A1, A2 ... Anode diffusion region, P1, P2 ... P gate diffusion region, K1, K2 ....
Cathode diffusion region, T1, T2 ...... Terminal

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】N型基板の一方の表面にそれぞれ一対のア
ノード拡散領域とPゲート拡散領域とカソード拡散領域
とを形成してなる一対のサイリスタ部の裏面であるN型
基板の他方の表面に、N型基板より不純物濃度の高い一
対のN型拡散層を形成したことを特徴とするフォト・ト
ライアック。
1. A back surface of a pair of thyristor portions formed by forming a pair of anode diffusion regions, a P gate diffusion region, and a cathode diffusion region on one surface of an N type substrate, and the other surface of the N type substrate. , A photo triac having a pair of N type diffusion layers having an impurity concentration higher than that of the N type substrate.
JP2086725A 1990-03-30 1990-03-30 Photo triac Expired - Fee Related JP2520319B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2086725A JP2520319B2 (en) 1990-03-30 1990-03-30 Photo triac

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2086725A JP2520319B2 (en) 1990-03-30 1990-03-30 Photo triac

Publications (2)

Publication Number Publication Date
JPH03284877A JPH03284877A (en) 1991-12-16
JP2520319B2 true JP2520319B2 (en) 1996-07-31

Family

ID=13894840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2086725A Expired - Fee Related JP2520319B2 (en) 1990-03-30 1990-03-30 Photo triac

Country Status (1)

Country Link
JP (1) JP2520319B2 (en)

Also Published As

Publication number Publication date
JPH03284877A (en) 1991-12-16

Similar Documents

Publication Publication Date Title
KR100208646B1 (en) Optical semiconductor device
JPH0449651A (en) Mos(mis) type capacitor
KR100230198B1 (en) Device with an integrated color selective photodiode and an amplifier connected to the photodiode
US4649409A (en) Photoelectric transducer element
US3333166A (en) Semiconductor circuit complex having low isolation capacitance and method of manufacturing same
JPH0714041B2 (en) Photoelectric conversion device
JP2520319B2 (en) Photo triac
JP2514095B2 (en) Photo triac
US4205333A (en) Lateral transistor with multi-base contacts
JP2802459B2 (en) Photo Triac
JPH09260715A (en) Photodiode built-in semiconductor integrated circuit
JPH07118533B2 (en) Semiconductor element
JPH02238664A (en) Photodetector with built-in circuit
KR100194991B1 (en) Optical semiconductor devices
JPH06503923A (en) High voltage components
US3784886A (en) Bidirectional switching semiconductor device
JP2545953B2 (en) Semiconductor device
JP2521745Y2 (en) Photo thyristor
JPH0536977A (en) Switching element
JPH06120523A (en) Semiconductor device
JP2839413B2 (en) Photodetector with built-in circuit
JPH0468791B2 (en)
JPS60136272A (en) Semiconductor device
JPH04111468A (en) Semiconductor switching device
JPH0621344A (en) Semiconductor device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080517

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090517

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees