JP2512195B2 - 符号化装置および復号化装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像データの符号装置及び復号装置に関し、
特に連続する零の個数と非零を符号化する可変長符号化
方式における符号化装置および復号化装置に関するもの
である。

従来の技術 静止画像の符号化方式として、画像内のデータに相関
性があることに着目して、画像データをＮ×Ｎ画素のブ
ロックに分割し、Ｎ×Ｎ画素からなるブロック内のデー
タに離散コサイン変換（DCT）等の直交変換を施し、そ
の変換係数を符号化して圧縮する方式がある。

第12図に離散コサイン変換の変換係数の特徴を示す。
第12図は、Ｎ×Ｎの２次元のブロックの画素に対して、
離散コサイン変換を施した場合の変換係数であり、斜線
の部分はその数値の大きな部分である。このような変換
係数を量子化、符号化するのであるが、低周波成分が多
いブロックの変換係数は、ブロックの左上に数値の大き
いものが集中する。そこでこの変換係数を一次元に配列
し、その一次元に配列した変換係数に対して、連続する
零係数の個数と非零係数を符号化する。以下、符号化の
処理について説明する。

第５図に８×８画素のブロックに直交変換を施した変
換係数を符号化する際にスキャンする方向を示す。符号
化方法は、第５図のようにスキャンして一次元に配列さ
せ、この一次元に配列した変換係数に対し、連続する零
係数の個数と非零係数値を符号化する。第６図に示すよ
うな場合、つまり変換係数を一次元に配列した場合に☆
の部分の非零係数以降はブロックの最後まで零係数の場
合は、☆の部分の非零係数以降符号化は行わず、EOB（E
nd Of Block）符号を付加する。第８図に、第６図の
ブロックを符号化した場合の符号データを示す。

次に復号化処理であるが、復号化処理は符号データか
ら連続する零係数の個数および非零係数値を得る。零係
数の個数の場合はその個数分だけ係数メモリに零を書き
込み、非零係数の場合はその非零係数値を書き込む。EO
B符号であれば、ブロックの最後まで零係数を書き込
む。

発明が解決しようとする課題 しかしながら上記の静止画像の符号化方式において
は、 １）高周波部分の変換係数は零である確率が高く、零係
数が連続すると考えられる。このようにブロックの最後
が零係数である確率が高い係数を符号化する場合、ブロ
ック内の最後の非零係数以降の全ての零係数を読み出し
てからブロックの最後に付加するEOB符号を付加してい
たのでは、常に１ブロック分の係数を読み出さないとな
らないため、処理の高速化が望めない。また、連続する
零係数の個数がある個数以上のときには複数の零ランに
分割して符号化するが、ブロックの最後にそのような零
ランが発生すれば、複数の零ラン符号をEOB符号に置き
換える処理が生じるため、処理時間がかかるとともにハ
ードウェア規模が大きくなる。

２）符号化処理時に係数メモリへのデータ書き込み、あ
るいはデータ読み出しを任意の走査方向で行おうとする
と、バッファメモリ等が必要になり処理速度が遅くな
る。

３）復号処理に際して、符号データ読み込み復号して係
数メモリに書き込む際、復号した係数データをすべてメ
モリに書き込んでいたのでは、処理の高速化は望めな
い。

４）復号化処理時に係数メモリへのデータ書き込み、あ
るいはデータ読み出しを任意の走査方向で行おうとする
と、バッファメモリ等が必要になり処理速度が遅くな
る。

本発明はかかる点に鑑み、符号化処理と復号化処理を
高速に実現できる符号化装置および復号化装置を提供す
ることを目的にしている。

課題を解決するための手段 本発明は上記目的を達成するために、少なくともブロ
ック内のデータを記憶するメモリと、変換係数が零係数
か非零係数かを判定する非零係数判定手段と、変換係数
をメモリに書き込む際にメモリの記憶すべきアドレスを
発生するアドレス発生手段と、非零係数を書き込むメモ
リのアドレスを記憶する非零係数アドレス記憶手段と非
零係数アドレス記憶手段の記憶するアドレスとメモリか
ら読み出すアドレスを比較するアドレス比較手段を備え
た符号化装置である。

またそれに加えてアドレス発生手段で発生したアドレ
スを変換するアドレス変換手段を備えた符号化装置であ
る。

また、少なくともブロック内のデータを記憶するメモ
リと、変換係数をメモリに書き込む際にメモリの記憶す
べきアドレスを発生するアドレス発生手段と、非零係数
を書き込むメモリのアドレスを記憶する非零係数アドレ
ス記憶手段と非零係数アドレス記憶手段の記憶するアド
レスとメモリから読み出すアドレスを比較するアドレス
比較手段と、係数データを出力する際に出力としてメモ
リの記憶内容か零かを選択するデータ選択手段とを備え
た復号化装置である。

また、それに加えて、アドレス発生手段で発生したア
ドレスを変換するアドレス変換手段を備えた復号化装置
である。

作用 本発明は上記した構成により、変換係数の符号化に際
しては、メモリに書き込み時に、ブロック内を一定の順
序にしたがって書き込み、あわせてその書き込んでいく
変換係数が零であるか非零であるかを非零係数判定手段
で順次判定し、その変換係数が非零係数であればそのア
ドレスを非零係数アドレス記憶手段に記憶して、そのブ
ロック内においてデータ読み出し方向で最後の非零係数
が存在するアドレスを得、ブロック内の変換係数を符号
化する際には、ブロック内の変換係数をメモリから順次
読み出し、アドレス比較手段で非零係数アドレス記憶手
段に記憶されているアドレスと比較して、ブロック内に
おいて最後の非零係数の存在するアドレスになれば読み
出しを終了し、EOB符号を付加する。

また、変換係数をメモリに書き込む時と読み出す時と
で与えるアドレスをアドレス変換手段によって異なら
せ、任意の走査順で書き込み及び読み出しができるよう
にする。

また、本発明は、復号化時にEOB符号が検出されれ
ば、そのアドレス以降はデータをメモリに書き込まず、
メモリへの書き込みを終了し、そのアドレスをアドレス
記憶手段に記憶しておき、メモリから係数を読み出す際
には、アドレス比較手段で非零係数アドレス記憶手段の
記憶するアドレスと読み出すアドレスとを比較し、非零
係数アドレス記憶手段の記憶するアドレスに到達すれ
ば、データ選択手段で出力を切り換えてそのアドレス以
降は零係数を読み出す。

また、変換係数をメモリに書き込む時と読み出す時と
で与えるアドレスをアドレス変換手段によって異なら
せ、任意の走査順で書き込み及び読み出しができるよう
になる。

実施例 以下、図を用いて本発明の実施例を説明する。第１図
に、本発明第１の実施例における符号化装置のブロック
図を示す。同図において101は読み込んだデータを決め
られたアドレスに記憶する係数メモリ、102は読み込ん
だ係数データが零係数か非零係数かを検出する零係数検
出部、103は係数メモリ101に係数データを記憶すべきア
ドレスを発生するアドレス発生部、104は符号化するブ
ロックにおいて、一定の順序にしたがって読み出しを行
う際の最後の非零係数のアドレスを記憶するレジスタ、
105は係数メモリ101に記憶されている係数データを符号
化する際に係数メモリ101から読み出しているアドレス
とレジスタ104に記憶されているアドレスを比較するコ
ンパレータ、106は零係数検出部102の出力により、その
出力が非零係数であればアドレス発生部103が指定して
いるアドレスをレジスタ104に記憶させるように制御す
るとともに、コンパレータ105の出力により係数データ
の符号化に際してEOB符号を出力するタイミングを制御
するタイミング制御部、107は係数メモリ101から読み出
した係数データを符号化する符号化部である。以下、第
１図の回路動作を詳細に説明する。まず、係数データを
読み込み、係数メモリ101に書き込む。係数データを書
き込むアドレスはアドレス生成部103から与える。この
場合のアドレス発生順は第５図に示す順であるとする。
これは直交変換をほどこした後の低周波成分が多いブロ
ックの変換係数はブロックの左上に数値の大きいものが
集中するからである。この時、零係数検出部102で、読
み出した係数が零係数であるか、非零係数であるかを検
出し、非零係数であればその旨をタイミング制御部106
に知らせ、タイミング制御部106からの制御信号によ
り、アドレス生成部103のアドレスをレジスタ104に記憶
させる。一定の順番で順次係数データを係数メモリ101
に記憶し、記憶する係数データが非零係数であれば、そ
のアドレスをレジスタ104に新たに記憶する。したがっ
て、１ブロックのデータ全てを係数メモリ101に書き込
んだ時点で、レジスタ104には係数メモリ101に記憶され
ている係数データのうち記憶すべき順序において最後の
非零係数が存在する部分のアドレスが記憶されている。
例えば、ブロック内の係数データが第６図に示すデータ
であれば、ブロック内の係数データを全て係数メモリに
書き込んだ時点で、レジスタ104は☆の部分のアドレス
を有している。

このようにブロック内の係数を全て係数メモリ101に
書き込めば、次に係数メモリ101からは係数を読み出
し、符号化部107で符号化する。符号化する際には係数
メモリ101から順次係数データを読み出し、レジスタ104
に格納されているアドレス（☆の部分のアドレス）と、
アドレス生成部103のアドレスが一致すれば、コンパレ
ータ105からタイミング制御部106にその旨が知らされ、
タイミング制御部106は係数メモリ101からの読み出しを
終了し、符号化部107ではEOB符号を付加し、このEOB符
号を付加した時点で１ブロックの符号化処理は終了す
る。１ブロックの符号化がすめば、次のブロックの処理
へとすすむ。本実施例では１ブロックが８×８ドットの
画素より構成されているので縦640ドット、横1024ドッ
トの画像を処理するのに10240ブロックを処理すること
になる。

このように本実施例によれば、符号化処理の際、その
ブロック内の最後の非零係数以降の零係数を係数メモリ
から読み込まずに符号化できるので、読み込むデータ数
を削減でき、符号化処理の高速化が図れる。

次に、第２図に本発明第２の実施例における復号化装
置のブロック図を示す。第２図において201は符号デー
タを復号する復号化部、202は係数メモリ、203は係数メ
モリ202に対するアドレスを発生するアドレス発生部、2
04は係数メモリ202から読み出した係数と零とを選択し
どちらか一方を係数データとして出力するセレクタ、20
5は復号化するブロックにおいて、一定の順序にしたが
って読み出しを行う際の最後の非零係数のアドレスを記
憶するレジスタ、206は係数メモリ202に記憶されている
係数データを復号化する際に係数メモリ202から読み出
しているアドレスとレジスタ205に記憶されているアド
レスを比較するコンパレータ、207はタイミング制御部
である。以下、第２図の回路動作を詳細に説明する。こ
こでは、第６図の係数データを符号化した符号データを
復号化する処理について説明する。まず、符号データを
読み込み、復号化部201で復号する。復号された係数デ
ータは係数メモリ202に書き込まれる。係数メモリ202に
与えるアドレスはアドレス生成部203で発生する。本実
施例では、係数メモリ202には第５図に示す様に一定の
順序で係数データを書き込んでいく。定められた順序で
書き込みをしていき、第７図の☆の部分アドレスの非零
係数を記憶した後、EOB符号が検出される。この時、タ
イミング制御部207によりレジスタ205には☆の部分のア
ドレスが記憶される。またこの時点で係数メモリ202
は、第７図に示す状態になっている。第７図において×
で表わしてあるところは書き込みが行われていない部分
で前に記録されたようなものがそのまま残った状態、あ
るいは全然データが記録されていない状態であるが、×
の部分は復号処理には関係ないので、どの様な状態であ
ってもかまわない。次に、完全に係数データを復号する
ために係数メモリ202の係数を読み出す。この際レジス
タ205に格納されている☆の部分のアドレスと、アドレ
ス生成部203が係数メモリ202に与えるアドレスとが一致
するまで係数メモリ202の係数データを順次読み出し、
一致すればコンパレータ206はその旨をタイミング制御
部207に知らせる。タイミング制御部207はセレクタ204
に零係数を選択するようセレクト信号を与え、☆の部分
のアドレス以降は零を読み出すよう制御する。つまり☆
の部分よりも後方は、すべて零のデータでうめられる。
このようにしてEOB符号を零データに置き換えて１つの
ブロックの復号処理は終わる。１ブロックの復号が終わ
れば次のブロックへの復号へと進み、同様の動作を繰り
返す。

本実施例では復号化処理の際、復号するブロック内の
最後の非零係数以降の零係数を係数メモリに書き込まな
いで復号化できるので、書き込むデータ数を削減でき、
復号化処理の高速化が図れる。

次に本発明第３の実施例における符号化装置のブロッ
ク図を第３図に示す。同図において301は係数メモリ、3
02は読み込んだ係数データが零係数か非零係数かを検出
する零係数検出部、303は係数メモリ301に対するアドレ
スを発生するアドレス発生部、304はアドレス生成部303
で発生したアドレスを異なるアドレスに変換するアドレ
ス変換部、305はアドレス生成部303で発生するアドレス
とアドレス変換部304で変換したアドレスのどちらかを
選択するセレクタ、306はアドレス変換部304で変換され
たアドレスを記憶するレジスタ、307はレジスタ306の記
憶するアドレスとアドレス変換部304が指定するアドレ
スとを比較するコンパレータ、308はタイミング制御部
である。以下、第３図の回路動作を詳細に説明する。ま
ず、係数データを読み込み係数メモリ301に書き込む。
書き込むアドレスはアドレス生成部303から与える。こ
の場合のアドレス発生順は第９図の順であるとする。ア
ドレス変換部304は前記アドレスを第10図のジグザグス
キャンのアドレスに変換する。具体的には、例えば第９
図でのアドレスが８のものは第10図に示す様にアドレス
が２に変換される。この時、零係数検出部302で、今読
み出した係数が零係数であるか、非零係数であるかを検
出し、非零係数であればその旨をタイミング制御部308
に知らせ、タイミング制御部308からの制御信号によ
り、アドレス変換部304のアドレスをレジスタ306に取り
込む。続いて符号化するブロック内の係数データを係数
メモリ301へ書き込んでいき、非零係数があれば、その
非零係数のアドレスをアドレス変換部304により変換し
たアドレスとレジスタ306に記憶されているアドレスと
をコンパレータ307で比較し、レジスタ306が記憶してい
るアドレスよりアドレス変換部304の指定するアドレス
の方が大きければレジスタ306にその新しい非零係数の
アドレスを記憶する。具体的にアドレスの変換について
さらに詳しく説明する。ここではブロック内の係数が第
９図の場合の動作について説明する。まず、第９図のデ
ータを同図に示す走査順で係数メモリ301に書き込んで
行く。これは直交変換された係数データの出力が一般に
は第９図の様な形で出力されてくるからである。データ
の書き込みに合わせて、第９図のアドレス７が非零係数
であるので、レジスタ306には変換後のアドレス28が記
憶される。第９図に示す順で走査していくと次の非零係
数のアドレスは16である。この場合の変換後のアドレス
は第10図の３である。従って28＞３であるのでレジスタ
306は更新されず28のままである。このアドレスの比較
判断はコンパレータ307で行う。このようにして第９図
に示す係数データを全て係数メモリ301に書き込んだ時
点で、レジスタ306は28のアドレスを有している。この
ようにブロック内の係数を全て係数メモリ301に第９図
に示す走査順序で書き込み、レジスタ306には第10図の
ようにジグザグに走査した時の、ブロック内最後の非零
係数のアドレスを得る。次に係数メモリ301に記憶され
ているデータを符号化するために係数メモリ301からは
第10図の走査方向で係数データを読み出していく。この
後の符号化における動作は第一の実施例の時と同様であ
るので省略する。

この実施例では符号化処理の際、係数メモリへの書き
込みが水平方向にシリアルに行えるので、係数メモリへ
係数データを出力する前段の部分の出力形式にあわせて
係数データを取り込むことができ、バッファメモリ等が
必要なくなるので符号化処理の高速化が図れる。

なお、本実施例では係数データを水平シリアルに書き
込みを行ったが、別の方法、例えば垂直にシリアルに書
き込んでいくことも本実施例の構成をなんら変更するこ
となく容易に実現できる。

また、本実施例ではブロック内の最後の非零係数のア
ドレスを判断するのに係数メモリ301からの読み出しの
終了を判断するコンパレータ307を共用することにより
行ったが、別々のコンパレータで行なってもよい。

次に本発明第４の実施例における復号化装置のブロッ
ク図を第４図に示す。同図において401は符号データを
復号する復号化部、402は係数メモリ、403は係数メモリ
402に対するアドレスを発生するアドレス発生部、404は
アドレス生成部403で発生したアドレスを異なるアドレ
スに変換するアドレス変換部、405はアドレス生成部403
で発生するアドレスとアドレス変換部404で変換したア
ドレスとのどちらかを選択するセレクタ、406はアドレ
ス変換部404で変換されたアドレスを記憶するレジス
タ、407はレジスタ406の記憶するアドレスとアドレス変
換部404が指定するアドレスとを比較するコンパレー
タ、408は係数メモリ402から読み出した係数か零かを選
択するセレクタ、409はタイミング制御部である。以
下、第４図の回路動作を詳細に説明する。ここでは、第
10図の係数データを符号化した符号データを復号化する
処理について説明する。まず、復号データを読み込み、
復号化部401で復号する。復号された係数データは係数
メモリ402に書き込まれる。係数メモリ402に与えるアド
レスはアドレス生成部403で発生した第９図の走査順の
アドレスをアドレス変換部404で第10図の走査順に変換
したアドレスである。この際、係数メモリには第10図の
順に書き込む。そして第10図の28の非零係数を復号した
後、EOB符号が検出される。レジスタ406には、タイミン
グ制御部409の働きにより復号化すべきブロック内にお
いて書き込む順序で最後の非零係数のアドレスを記憶す
るよう制御されているので、アドレス変換部404のアド
レス28が記憶される。この時の係数メモリ402は、第11
図の状態である。第11図において×で表わしてあるとこ
ろは書き込みが行われていない部分で前に記録されたよ
うなものがそのまま残った状態、あるいは全然データが
記録されていない状態であるが、×の部分は復号処理に
は関係ないので、どの様な状態であってもかまわない。
次に、完全に係数データを復号するために係数メモリ40
2の係数を読み出す。この際、第９図の走査順に係数を
読み出す。ここで、レジスタ406に格納されているアド
レス28と、係数メモリ402に与えるアドレス生成部403の
アドレスをアドレス変換部404で変換したアドレスと比
較し、レジスタ406の方が大きいければ係数メモリ402の
係数データを順次読み出し、小さければコンパレータ40
7がその旨をタイミング制御部409に知らせる。タイミン
グ制御部409はセレクタ408に零係数を選択するようセレ
クト信号を与え、零を読み出すよう制御する。これで１
ブロックの復号化が完了し順次次のブロックへと復号化
していく。

この実施例では、復号化処理の際、係数メモリからの
読み出しが水平方向に対しシリアルに行えるので、バッ
ファメモリ等が必要なくなると共に複合化処理の高速化
が図れる。

またこれらの実施例では画像をＮ×Ｎ画素のブロック
に分割して符号化および復号化し、ブロック単位での符
号化、復号化の処理の繰り返しが非常に多く行われるの
で、その実用的効果は大きい。

発明の効果 以上説明したように本発明によれば、連続する零の個
数と非零を符号化する可変長符号の符号化・復号化装置
において、符号化及び復号化処理の際、そのブロック内
の最後の非零係数以降の零係数を書き込みあるいは読み
込みをおこなわないので、読み込み及び書き込みのデー
タ数を削減でき、符号化処理の高速化が図れる。また、
復号化処理の際も、そのブロック内の最後の非零係数以
降の零係数を書き込まないので、書き込むデータ数を削
減でき、復号化処理の高速化が図れる。

さらに、係数メモリへの書き込みの際に書き込みアド
レスを制御できるので係数メモリへの書き込みが任意の
方向順序で行えるので、バッファメモリ等が必要なくな
るので符号化及び復号化処理の高速化が図れる。

【図面の簡単な説明】

第１図は本発明第１の実施例の符号化装置の構成を示す
ブロック図、第２図は本発明第２の実施例の復号化装置
の構成を示すブロック図、第３図は本発明第３の実施例
の符号化装置の構成を示すブロック図、第４図は本発明
第４の実施例の復号化装置の構成を示すブロック図、第
５図は第１及び第２の実施例においてブロック内をスキ
ャンする方向を示す図、第６図は第１の実施例において
符号化すべきデータの内容を示すデータ構成図、第７図
は第２の実施例における復号化すべきブロック内の係数
データの内容を示すデータ構成図、第８図は第１の実施
例における符号データの様子を示すデータ構成図、第９
図、第10図は走査順におけるブロック内のアドレスを示
す図、第11図はブロック内の係数の様子を示す図、第12
図はコサイン変換の変換係数の特徴を示す図である。 101……係数メモリ、102……零係数検出部、103……ア
ドレス生成部、104……レジスタ、105……コンパレー
タ、106……タイミング制御部、107……符号化部。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】画像をＮ×Ｎ画素（N:整数）のブロックに
   分割し、前記ブロック内のデータに直交変換を施した後
   に量子化を行い変換係数を得、前記変換係数に対し、零
   係数の個数と非零係数値を符号化し、ブロックの最後が
   連続する零係数で終われば、その連続する零係数にEOB
   符号を割り当てる可変長符号化方式において、少なくと
   も前記ブロック内のデータを記憶するメモリと、前記変
   換係数が零係数か非零係数かを判定する非零係数判定手
   段と、前記変換係数を前記メモリに書き込む際に前記メ
   モリの記憶すべきアドレスを発生するアドレス発生手段
   と、前記非零係数を書き込むメモリのアドレスを記憶す
   る非零係数アドレス記憶手段と、前記非零係数アドレス
   記憶手段の記憶するアドレスと前記メモリから読み出す
   アドレスを比較するアドレス比較手段を具備し、前記変
   換係数を前記メモリに書き込む際には、前記ブロック内
   を一定の順序にしたがって書き込み、あわせてその書き
   込んでいく前記変換係数が零であるか非零であるかを前
   記非零係数判定手段で順次判定し、その変換係数が非零
   係数であればそのアドレスを前記非零係数アドレス記憶
   手段に記憶し、前記ブロック内の変換係数を符号化する
   際には、前記ブロック内の変換係数を前記メモリから順
   次読み出し、前記アドレス比較手段で前記非零係数アド
   レス記憶手段に記憶されているアドレスと比較して、前
   記ブロック内において最後の非零係数の存在するアドレ
   スになれば読み出しを終了し、EOB符号を付加すること
   を特徴とする符号化装置。
2. 【請求項２】アドレス発生手段で発生したアドレスを変
   換するアドレス変換手段を具備し、変換係数をメモリに
   書き込む際には、メモリに与えるアドレスを変換係数が
   出力される出力形式にあわせて書き込むことを特徴とす
   る請求項１記載の符号化装置。
3. 【請求項３】アドレス比較手段は非零係数アドレス記憶
   手段の記憶するアドレスとメモリから読み出すアドレス
   を比較する第１アドレス比較手段と、アドレス変換手段
   により変換されたアドレスと前記非零係数アドレス記憶
   手段の記憶するアドレスとを比較する第２アドレス比較
   手段とからなることを特徴とする請求項２記載の符号化
   装置。
4. 【請求項４】画像をＮ×Ｎ画素（N:整数）のブロックに
   分割し、前記ブロック内のデータに直交変換を施した後
   に量子化を行い変換係数を得、前記変換係数に対し、零
   係数の個数と非零係数値を符号化し、ブロックの最後が
   連続する零係数で終われば、その連続する零係数にEOB
   符号を割り当てる可変長符号化方式において、少なくと
   も前記ブロック内のデータを記憶するメモリと、前記変
   換係数を前記メモリに書き込む際に前記メモリの記憶す
   べきアドレスを発生するアドレス発生手段と、非零係数
   を書き込むアドレスを記憶する非零係数アドレス記憶手
   段と、前記非零係数アドレス記憶手段の記憶するアドレ
   スと前記メモリから読み出すアドレスを比較するアドレ
   ス比較手段と、係数データを出力する際に出力として前
   記メモリの記憶内容か零かを選択するデータ選択手段を
   具備し、復号化時に前記EOB符号を検出すればメモリへ
   の書き込みを終了し、そのアドレスを前記アドレス記憶
   手段に記憶しておき、前記メモリから係数を読み出す際
   には、前記アドレス比較手段で前記非零係数アドレス記
   憶手段の記憶するアドレスと読み出すアドレスとを比較
   し、前記非零係数アドレス記憶手段の記憶するアドレス
   に到達すれば、前記データ選択手段で出力を切り換えて
   そのアドレス以降は零係数を読み出すことを特徴とする
   復号化装置。
5. 【請求項５】アドレス発生手段で発生したアドレスを変
   換するアドレス変換手段を具備し、変換係数をメモリに
   書き込む際には、メモリに与えるアドレスを変換係数が
   出力される出力形式にあわせて書き込むことを特徴とす
   る請求項４記載の復号化装置。
6. 【請求項６】アドレス比較手段は非零係数アドレス記憶
   手段の記憶するアドレスとメモリから読み出すアドレス
   を比較する第１アドレス比較手段と、アドレス変換手段
   により変換されたアドレスと前記非零係数アドレス記憶
   手段の記憶するアドレスとを比較する第２アドレス比較
   手段とからなることを特徴とする請求項５記載の符号化
   装置。
7. 【請求項７】画像をＮ×Ｎ画素（N:整数）のブロックに
   分割し、前記ブロック内のデータに直交変換を施した後
   に量子化を行い変換係数を得、前記変換係数に対し、零
   係数の個数と非零係数値を符号化し、ブロックの最後が
   連続する零係数で終われば、その連続する零係数にEOB
   符号を割り当てる可変長符号化方式において、少なくと
   も前記ブロック内のデータを記憶するメモリと、前記変
   換係数が零係数か非零係数かを判定する非零係数判定手
   段と、前記変換係数を前記メモリに書き込む際に前記メ
   モリの記憶すべきアドレスを発生するアドレス発生手段
   と、前記非零係数を書き込むメモリのアドレスを記憶す
   る非零係数アドレス記憶手段と、前記非零係数アドレス
   記憶手段の記憶するアドレスと前記メモリから読み出す
   アドレスを比較するアドレス比較手段を具備し、前記変
   換係数を前記メモリに書き込む際には、前記ブロック内
   を一定の順序にしたがって書き込み、あわせてその書き
   込んでいく前記変換係数が零であるか非零であるかを前
   記非零係数判定手段で順次判定し、その変換係数が非零
   係数であればそのアドレスを前記非零係数アドレス記憶
   手段に記憶し、前記ブロック内の変換係数を符号化する
   際には、前記ブロック内の変換係数を前記メモリから順
   次読み出し、前記アドレス比較手段で前記非零係数アド
   レス記憶手段に記憶されているアドレスと比較して、前
   記ブロック内において最後の非零係数の存在するアドレ
   スになれば読み出しを終了し、EOB符号を付加する符号
   化方法。
8. 【請求項８】画像をＮ×Ｎ画素（N:整数）のブロックに
   分割し、前記ブロック内のデータに直交変換を施した後
   に量子化を行い変換係数を得、前記変換係数に対し、零
   係数の個数と非零係数値を符号化し、ブロックの最後が
   連続する零係数で終われば、その連続する零係数にEOB
   符号を割り当てる可変長符号化方式において、少なくと
   も前記ブロック内のデータを記憶するメモリと、前記変
   換係数を前記メモリに書き込む際に前記メモリの記憶す
   べきアドレスを発生するアドレス発生手段と、非零係数
   を書き込むアドレスを記憶する非零係数アドレス記憶手
   段と、前記非零係数アドレス記憶手段の記憶するアドレ
   スと前記メモリから読み出すアドレスを比較するアドレ
   ス比較手段と、係数データを出力する際に出力として前
   記メモリの記憶内容か零かを選択するデータ選択手段を
   具備し、復号化時に前記EOB符号を検出すればメモリへ
   の書き込みを終了し、そのアドレスを前記アドレス記憶
   手段に記憶しておき、前記メモリから係数を読み出す際
   には、前記アドレス比較手段で前記非零係数アドレス記
   憶手段の記憶するアドレスと読み出すアドレスとを比較
   し、前記非零係数アドレス記憶手段の記憶するアドレス
   に到達すれば、前記データ選択手段で出力を切り換えて
   そのアドレス以降は零係数を読み出す復号化方法。