JP2510130Y2 - PLL circuit - Google Patents
PLL circuitInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はPLL（Phase−Looked Loop）回路に関し、特
にPLL回路における引込み時間の速度制御に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a PLL (Phase-Looked Loop) circuit, and more particularly to speed control of a pull-in time in a PLL circuit.
従来のPLL回路は、第３図のように構成されていた。
第３図において、１は基準クロツク入力端子、２は位相
比較器、３はリミツタ増幅器、4,5は抵抗器、6,7はコン
デンサであり、これら抵抗器4,5とコンデンサ６からル
ープフイルタつまり低域フイルタ19を構成している。８
は増幅器、９は電圧制御発振器、10は出力端子、11は分
周比Ｎ（ただし、Ｎは任意の整数）を有するＮ分周回路
である。The conventional PLL circuit is configured as shown in FIG.
In FIG. 3, 1 is a reference clock input terminal, 2 is a phase comparator, 3 is a limiter amplifier, 4 and 5 are resistors, and 6 and 7 are capacitors. These resistors 4,5 and 6 are loop filters. That is, it constitutes the low-pass filter 19. 8
Is an amplifier, 9 is a voltage controlled oscillator, 10 is an output terminal, and 11 is an N dividing circuit having a dividing ratio N (where N is an arbitrary integer).
第３図のPLL回路において、電圧制御発振器９は、入
力端子１に入力されるクロツク周波数fsのＮ倍を中心周
波数として発振し、Ｎ分周回路11を経て、基準クロツク
周波数fsとほぼ同じ周波数f0で位相比較器２へ帰還して
いる。そして、入力端子１に入力された基準クロツク周
波数fsは、位相比較器２に入力され、電圧制御発振器９
の出力をＮ分周した周波数f0と位相を比較され、リミツ
タ増幅器３及び抵抗器4,5とコンデンサ６から成る低域
フイルタ19を経て、位相比較した２つの周波数の差に応
じた誤差電圧Veを生じ、そのコンデンサ７によつて位相
比較器２の出力の高周波成分を充分落とし、増幅器８を
経て電圧制御発振器９を直流的に制御する。In the PLL circuit of FIG. 3, the voltage controlled oscillator 9 oscillates with N times the clock frequency fs input to the input terminal 1 as the center frequency, passes through the N frequency divider circuit 11, and has a frequency substantially equal to the reference clock frequency fs. It is fed back to the phase comparator 2 at f 0 . Then, the reference clock frequency fs input to the input terminal 1 is input to the phase comparator 2 and the voltage controlled oscillator 9
Compare the output of the divide-by-N frequencies f 0 and phase, through the low pass filter 19 consisting of Rimitsuta amplifier 3 and the resistor 4, 5 and the capacitor 6, the error voltage corresponding to the difference between the two frequencies is phase compared Ve is generated, the high frequency component of the output of the phase comparator 2 is sufficiently reduced by the capacitor 7, and the voltage controlled oscillator 9 is DC-controlled via the amplifier 8.
この時、誤差電圧Veは、電圧制御発振器９の出力Ｎf0
をf0とfsの差が縮まる方向に電圧制御発振器９を制御す
るので、f0とfsが充分近ければ、f0はfsにロツクし、そ
の周波数及び位相差はなくなる。すなわち入力周波数fs
のＮ倍の周波数が出力端子10に表われる。At this time, the error voltage Ve is the output Nf 0 of the voltage controlled oscillator 9.
Since the voltage controlled oscillator 9 is controlled so that the difference between f 0 and fs is reduced, f 0 is locked to fs if f 0 and fs are sufficiently close to each other, and the frequency and phase difference thereof disappear. That is, the input frequency fs
N times the frequency appears at the output terminal 10.
また、抵抗器4,5及びコンデンサ６から成る低域フイ
ルタ19により、高周波成分を減衰させ、妨害信号除去特
性を良くし、ロツクの状態からはずれにくくするなど、
系を安定化させるものとなつていた。Further, by the low-pass filter 19 including the resistors 4 and 5 and the capacitor 6, high frequency components are attenuated, the interference signal removal characteristics are improved, and the lock state is prevented.
It was supposed to stabilize the system.
上述した従来のPLL回路は、低域フイルタ19により系
を安定させており、PLL回路の定常位相誤差を小さくす
るために、ループゲインを大きく（通常は第３図におけ
る増幅器８のゲインを大きくする。）すると、系の安定
化をはかるため、低域フイルタ19の時定数も大きくしな
ければならない。従つて、引き込み時に低域フイルタ19
の出力電圧が電圧制御発振器９の制御範囲をはずれてい
る場合、PLLのループが途切え、実質上ループゲインが
零になつてしまい、低域フイルタ19の出力電圧が電圧制
御発振器９の制御範囲に入るまでの間、低域フイルタ19
の時定数で近づいていくため、引込み時間が長くなると
いう問題がある。In the conventional PLL circuit described above, the system is stabilized by the low-pass filter 19, and in order to reduce the steady phase error of the PLL circuit, the loop gain is increased (usually, the gain of the amplifier 8 in FIG. 3 is increased. Then, in order to stabilize the system, the time constant of the low-pass filter 19 must be increased. Therefore, when pulling in, the low-pass filter 19
If the output voltage of is out of the control range of the voltage controlled oscillator 9, the loop of the PLL is interrupted and the loop gain becomes substantially zero, and the output voltage of the low frequency filter 19 is controlled by the voltage controlled oscillator 9. Low-pass filter 19 before entering range
However, there is a problem that the pull-in time becomes longer because the time constants approach.
このような問題点を解決するため、本考案のPLL回路
は、電圧制御発振器の出力周波数をＮ分周した第１のク
ロックパルスと基準周波数の第２のクロックパルスの位
相を監視する位相監視手段と、この位相監視手段の出力
により２つのクロックパルスの位相が大きくずれた時に
パルスを発生するパルス発生手段と、このパルス発生手
段よりパルスが発生している間、ループフィルタを構成
するコンデンサを短い時定数で所定の電圧まで強制的に
充電する充電手段を具備し、位相監視手段は、第１およ
び第２のクロックパルスのうちの一方をデータ入力と
し、他方をタイミング入力とする第１のＤフリップフロ
ップと、第１のフリップフロップの出力をデータ入力と
するとともに、第１のフリップフロップのタイミング入
力と同一のクロックパルスをタイミング入力とする第２
のＤフリップフロップと、第１および第２のＤフリップ
フロップの出力の排他的論理和を出力するゲートとから
構成し、パルス発生手段は、ゲートからの出力に応じて
所定時間長を有するパルスを出力するモノステーブル・
マルチバイブレータから構成し、充電手段は、ループフ
ィルタの時定数より小さい時定数を有する抵抗と、モノ
ステーブル・マルチバイブレータからの出力パルスに基
づいて閉結するスイッチと、帰還ループがロックしたと
きの増幅器の入力電圧に等しい電圧を出力する基準電源
とをそれぞれ直列接続した回路から構成するようにした
ものである。In order to solve such a problem, the PLL circuit of the present invention is a phase monitoring means for monitoring the phases of the first clock pulse obtained by dividing the output frequency of the voltage controlled oscillator by N and the second clock pulse of the reference frequency. And a pulse generating means for generating a pulse when the phases of two clock pulses are greatly deviated by the output of the phase monitoring means, and a capacitor forming a loop filter is short while the pulse is generated by the pulse generating means. The phase monitoring means includes a charging means for forcibly charging to a predetermined voltage with a time constant, and the phase monitoring means uses one of the first and second clock pulses as a data input and the other as a timing input. The flip-flop and the output of the first flip-flop are used as data inputs, and the same clock pulse as the timing input of the first flip-flop is used. The second to the timing input of the
And a gate for outputting an exclusive OR of the outputs of the first and second D flip-flops, and the pulse generating means generates a pulse having a predetermined time length according to the output from the gate. Monostable output
The charging means is composed of a multivibrator, and the charging means has a resistor having a time constant smaller than that of the loop filter, a switch that is closed based on the output pulse from the monostable multivibrator, and an amplifier when the feedback loop is locked. And a reference power source that outputs a voltage equal to the input voltage of the above are connected in series.
したがつて、本考案によれば、引き込み時にループフ
イルタの出力電圧が電圧制御発振器の制御範囲をはずれ
ても、該ループフイルタ中のコンデンサを強制的に充電
できるので、その引込み時間を短縮することができる。Therefore, according to the present invention, even if the output voltage of the loop filter deviates from the control range of the voltage-controlled oscillator during pull-in, the capacitor in the loop filter can be forcibly charged, so that the pull-in time can be shortened. You can
以下、本考案について図面を参照して説明する。 Hereinafter, the present invention will be described with reference to the drawings.
第１図は本考案の一実施例によるPLL回路のブロツク
構成図である。第１図において第３図と番号が同じもの
は、同じ機能を有する部分である。その他については、
12,13はＤ形フリツプフロツプ、14は排他的論理和ゲー
ト、15はモノステーブル・マルチバイブレータ（M.
M）、16は基準電圧源、17はアナログスイツチ、18は抵
抗器である。FIG. 1 is a block diagram of a PLL circuit according to an embodiment of the present invention. In FIG. 1, the parts having the same numbers as those in FIG. 3 have the same functions. For others,
12, 13 are D-type flip-flops, 14 is an exclusive OR gate, and 15 is a monostable multivibrator (M.
M), 16 is a reference voltage source, 17 is an analog switch, and 18 is a resistor.
すなわち、この実施例のPLL回路が第３図に示した従
来例と異なる点は、電圧制御発振器９の出力周波数をＮ
分周回路11でＮ分周したクロツクパルスと基準周波数の
クロックパルスfsの位相を、Ｄ形フリツプフロツプ12,1
3と排他的論理和ゲート14により監視する。そして、こ
れら２つのクロツクパルスの位相が大きくずれた時にパ
ルスをモノステーブル・マルチバイブレータ15にて発生
し、この出力に基づいてアナログスイツチ17をオン，オ
フ制御することにより、その出力パルスが発生している
間、低域フイルタ19を構成するコンデンサ６を、基準電
圧源16よりアナログスイツチ17,抵抗器18を通して強制
的に充電するようにしたことである。That is, the PLL circuit of this embodiment is different from the conventional example shown in FIG. 3 in that the output frequency of the voltage controlled oscillator 9 is N
The phase of the clock pulse fs at the reference frequency divided by N in the frequency divider circuit 11 and the phase of the clock pulse fs at the reference frequency are D-type flip-flops 12,1.
3 and exclusive OR gate 14 monitor. Then, when the phases of these two clock pulses are significantly deviated, a pulse is generated by the monostable multivibrator 15, and the output pulse is generated by controlling the analog switch 17 to turn on and off based on this output. During this period, the capacitor 6 constituting the low-pass filter 19 is forcibly charged from the reference voltage source 16 through the analog switch 17 and the resistor 18.
次に動作を第２図に示す各部波形例を参照して説明す
る。Next, the operation will be described with reference to the waveform examples of the respective parts shown in FIG.
ここで、基準クロツク入力端子１に第２図（Ａ）のａ
のような波形を入力し、また、電圧制御発振器９の出力
からＮ分周した波形が第２図（Ａ）のｂであるとする。
しかして、位相比較器２がEX−OR（イクスクル−シブオ
ア）式の位相比較器であるとき、この位相比較器２の出
力はリミツタ増幅器３を経て、そのリミツタ増幅器３の
出力には、第２図（Ａ）のｃのような波形が現われる。
この波形ｃを抵抗器4,5とコンデンサ６からなる低域フ
イルタ19及びコンデンサ７によつて高周波成分を減衰さ
せると、電圧制御発振器９の入力には波形ｃの平均値
（波形ｄ）を増幅器８でＡ（ただし、Ａは任意の増幅
度）倍した電圧が現われ、電圧制御発振器９を直流的に
制御する。すなわち、第２図（Ａ）はPLL回路がロツク
した状態での波形であり、電圧制御発振器９の出力をＮ
分周した周波数が、入力端子１に入力された周波数と同
じになるよう、電圧制御発振器９の制御電圧（波形ｄを
Ａ倍したもの）が制御され、また波形ａと波形ｂの位相
は、増幅器８の入力電圧が波形ｄのようになる所でロツ
クされる。Here, in the reference clock input terminal 1, a in FIG.
The waveform obtained by dividing the output of the voltage controlled oscillator 9 by N is b in FIG. 2 (A).
Then, when the phase comparator 2 is an EX-OR (exclusive-six or) type phase comparator, the output of the phase comparator 2 passes through the limiter amplifier 3, and the output of the limiter amplifier 3 receives the second A waveform such as c in FIG.
When the high frequency component of this waveform c is attenuated by the low-pass filter 19 including the resistors 4 and 5 and the capacitor 6, and the capacitor 7, the average value (waveform d) of the waveform c is input to the input of the voltage controlled oscillator 9. At 8, a voltage multiplied by A (where A is an arbitrary amplification degree) appears, and the voltage controlled oscillator 9 is controlled in a direct current manner. That is, FIG. 2A shows a waveform when the PLL circuit is locked, and the output of the voltage controlled oscillator 9 is N
The control voltage of the voltage-controlled oscillator 9 (the waveform d multiplied by A) is controlled so that the divided frequency becomes the same as the frequency input to the input terminal 1, and the phases of the waveform a and the waveform b are It is locked where the input voltage of the amplifier 8 becomes like the waveform d.
一方、第２図（Ｂ）はPLL回路がロツクしていない時
の各部の波形である。ここで、基準クロツク入力端子１
に入力された第２図（Ｂ）の入力波形ｅと電圧制御発振
器９の出力からＮ分周した第２図（Ｂ）の出力波形ｆと
は、周波数が違うため、位相はずれて行き、大きくずれ
ると、フリツプフロツプ12のＱ出力が第２図（Ｂ）の波
形ｇ、フリツプフロツプ13のＱ出力が第２図（Ｂ）の波
形ｈのように変化し、排他的論理和ゲート14の出力には
第２図（Ｂ）の波形ｉのようなパルスが発生し、該パル
スをトリガにして、モノステーブル・マルチバイブレー
タ15の出力に第２図（Ｂ）の波形ｊのような波形を発生
させる。On the other hand, FIG. 2 (B) shows the waveform of each part when the PLL circuit is not locked. Here, the reference clock input terminal 1
The input waveform e of FIG. 2 (B) input to the input terminal 2 and the output waveform f of FIG. 2 (B) obtained by dividing the output of the voltage controlled oscillator 9 by N are out of phase because of different frequencies. When they are deviated, the Q output of the flip-flop 12 changes like the waveform g of FIG. 2 (B) and the Q output of the flip-flop 13 changes like the waveform h of FIG. 2 (B), and the output of the exclusive OR gate 14 becomes A pulse such as the waveform i in FIG. 2B is generated, and the pulse is used as a trigger to generate a waveform like the waveform j in FIG. 2B at the output of the monostable multivibrator 15.
第１図のPLL回路において、符号12〜18の回路がない
場合、すなわち第３図の回路と同じ場合、引込み時の低
域フイルタ19の出力電圧が第２図（Ｃ）の波形ｌの点
のように、ロツクした状態での第２図（Ｃ）の電圧ｋか
ら大きくずれているとする。この時、増幅器８の出力
（第２図（Ｃ）の波形ｎ）は、その増幅器８のゲインが
大きいため、線形領域からはずれ、張りついた状態とな
つている。つまり、増幅器８の入力電圧（波形ｌ）が
点での電圧のように波形ｋにある程度近づくまでは、増
幅器８の入力電圧がいくら変化しても、増幅器８の出力
には現われず、すなわちPLL回路のループは途切れてお
り、点から点までの間、波形ｌは低域フイルタ19の
時定数で、リミツタ増幅器３の出力の平均値に向かつて
ゆつくりと変化していく。この波形ｌが点までたどり
つくと、波形ｌの変化分が波形ｎに現われるようにな
り、PLL回路のループがつながり、ロツクの状態へと収
束していく。In the PLL circuit of FIG. 1, when there is no circuit of reference numerals 12 to 18, that is, when the circuit of FIG. As described above, it is assumed that the voltage is largely deviated from the voltage k in the locked state of FIG. At this time, the output of the amplifier 8 (waveform n in FIG. 2C) is out of the linear region and is in a sticky state because the gain of the amplifier 8 is large. That is, no matter how much the input voltage of the amplifier 8 changes, it does not appear in the output of the amplifier 8 until the input voltage (waveform 1) of the amplifier 8 approaches the waveform k to some extent like the voltage at the point, that is, the PLL. The loop of the circuit is broken, and the waveform 1 is the time constant of the low-pass filter 19 and gradually changes toward the average value of the output of the limiter amplifier 3 from point to point. When this waveform 1 reaches the point, the change of the waveform 1 appears in the waveform n, the loop of the PLL circuit is connected, and converges to the lock state.
これに対して、本実施例によると、フリツプフロツプ
12及び13,排他的論理和ゲート14,マルチバイブレータ1
5,基準電圧源16,アナログスイツチ17,抵抗器18の回路に
より、第２図（Ｃ）の波形ｌの点から点までの時間
を短縮することができ、その様子を第２図（Ｄ）に示
す。第２図（Ｄ）において、ｏはモノステーブル・マル
チバイブレータ15の出力、ｐは増幅器８の入力電圧、ｒ
は増幅器８の出力電圧、ｑはロツクしたときの増幅器８
の入力電圧である。しかして、引き込み時に、第２図
（Ｃ）の波形ｌの点と同じ状態であるとすると、前述
したようにPLL回路のループは途切れており、ロツクは
はずれている。ロツクがはずれていると、モノステーブ
ル・マルチバイブレータ15の出力には第２図（Ｂ）の波
形ｊのようなパルスが現れ、この波形ｊのパルスを第２
図（Ｂ）の波形ｏに示す。この波形ｏのパルスが出てい
る間、アナログスイツチ17はオンし、基準電圧源16の電
圧をあらかじめ、ロツクしたときの増幅器８の入力電圧
（波形ｑ）に設定しておけば、波形ｐは波形ｑに向かつ
て抵抗器18とコンデンサ６による時定数で近づいて行く
（この場合、抵抗器18は、抵抗器4,5の和より充分小さ
いとする。）。従つて、この波形ｐの電圧が波形ｑに近
づき、波形ｏのパルスが消え、PLLのループがつながる
と、ロツクの状態へと収束していく動作を行うことにな
る。On the other hand, according to the present embodiment, the flip floppy
12 and 13, exclusive OR gate 14, multivibrator 1
5. The circuit from the reference voltage source 16, the analog switch 17, and the resistor 18 can shorten the time from point to point of the waveform 1 in FIG. 2 (C), and the situation is shown in FIG. 2 (D). Shown in. In FIG. 2D, o is the output of the monostable multivibrator 15, p is the input voltage of the amplifier 8, and r is the input voltage.
Is the output voltage of the amplifier 8 and q is the amplifier 8 when locked.
Is the input voltage of. If the state is the same as the point of the waveform 1 in FIG. 2C at the time of pulling in, the loop of the PLL circuit is interrupted and the lock is lost as described above. When the lock is removed, a pulse like the waveform j in FIG. 2B appears at the output of the monostable multivibrator 15, and the pulse of this waveform j
The waveform o is shown in FIG. While the pulse of the waveform o is output, the analog switch 17 is turned on, and if the voltage of the reference voltage source 16 is set in advance to the input voltage (waveform q) of the amplifier 8 when it is locked, the waveform p becomes The waveform q once approaches the time constant of the resistor 18 and the capacitor 6 (in this case, the resistor 18 is sufficiently smaller than the sum of the resistors 4 and 5). Therefore, when the voltage of the waveform p approaches the waveform q, the pulse of the waveform o disappears, and the PLL loop is connected, the operation of converging to the lock state is performed.
以上説明したように本考案は、PLL回路において、出
力周波数をＮ分周したクロツクパルスと基準周波数のク
ロツクパルスの位相を監視し、これら２つのクロツクパ
ルスの位相が大きくずれた時にパルスを発生して、その
パルスが発生している間、ループフイルタを構成するコ
ンデンサを短い時定数で強制的に充電することにより、
引込み時間を短縮できる効果がある。As described above, according to the present invention, in the PLL circuit, the phases of the clock pulse obtained by dividing the output frequency by N and the clock pulse of the reference frequency are monitored, and when the phases of these two clock pulses are greatly deviated, the pulse is generated. By forcibly charging the capacitor that makes up the loop filter with a short time constant while the pulse is generated,
This has the effect of shortening the pull-in time.
第１図は本考案の一実施例によるPLL回路のブロック構
成図、第２図は第１図の動作説明に供する各部の波形例
を示す図、第３図は従来のPLL回路の一例を示すブロツ
ク構成図である。 １……基準クロツク入力端子、２……位相比較器、３…
…リミツタ増幅器、4,5……抵抗器、6,7……コンデン
サ、８……増幅器、９……電圧制御発振器、10……出力
端子、11……Ｎ分周回路、12,13……Ｄ形フリツプフロ
ツプ、14……排他的論理和ゲート、15……モノステーブ
ル・マルチバイブレータ（M.M）、16……基準電圧源、1
7……アナログスイツチ、18……抵抗器、19……低域フ
イルタ（ループフイルタ）。FIG. 1 is a block diagram of a PLL circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing an example of waveforms of respective parts used in the operation explanation of FIG. 1, and FIG. 3 is an example of a conventional PLL circuit. It is a block block diagram. 1 ... Reference clock input terminal, 2 ... Phase comparator, 3 ...
… Limiter amplifier, 4,5 …… Resistor, 6,7 …… Capacitor, 8 …… Amplifier, 9 …… Voltage controlled oscillator, 10 …… Output terminal, 11 …… N divider circuit, 12,13 …… D-type flip-flop, 14 ... Exclusive OR gate, 15 ... Monostable multivibrator (MM), 16 ... Reference voltage source, 1
7 …… Analog switch, 18 …… Resistor, 19 …… Low range filter (loop filter).
Claims (1)
と、電圧制御発振器と、Ｎ分周回路から帰還ループを形
成して、基準周波数のＮ倍の出力周波数を発生するPLL
回路において、 前記電圧制御発振器の出力周波数をＮ分周した第１のク
ロックパルスと基準周波数の第２のクロックパルスの位
相を監視する位相監視手段と、 この位相監視手段の出力により前記２つのクロックパル
スの位相が大きくずれた時にパルスを発生するパルス発
生手段と、 このパルス発生手段よりパルスが発生している間、ルー
プフィルタを構成するコンデンサを短い時定数で所定の
電圧まで強制的に充電する充電手段を具備し、 前記位相監視手段は、第１および第２のクロックパルス
のうちの一方をデータ入力とし、他方をタイミング入力
とする第１のＤフリップフロップと、第１のフリップフ
ロップの出力をデータ入力とするとともに、第１のフリ
ップフロップのタイミング入力と同一のクロックパルス
をタイミング入力とする第２のＤフリップフロップと、
第１および第２のＤフリップフロップの出力の排他的論
理和を出力するゲートとから構成し、 前記パルス発生手段は、前記ゲートからの出力に応じて
所定期間長を有するパルスを出力するモノステーブル・
マルチバイブレータから構成し、 前記充電手段は、ループフィルタの時定数より小さい時
定数を有する抵抗と、前記モノステーブル・マルチバイ
ブレータからの出力パルスに基づいて閉結するスイッチ
と、帰還ループがロックしたときの前記増幅器の入力電
圧に等しい電圧を出力する基準電源とをそれぞれ直列接
続した回路から構成する ことを特徴とするPLL回路。1. A PLL that forms a feedback loop from a phase comparator, a loop filter, an amplifier, a voltage controlled oscillator, and an N divider circuit to generate an output frequency N times the reference frequency.
In the circuit, phase monitoring means for monitoring the phases of the first clock pulse obtained by dividing the output frequency of the voltage controlled oscillator by N and the second clock pulse of the reference frequency, and the two clocks by the output of this phase monitoring means. A pulse generating means for generating a pulse when the phase of the pulse is largely deviated, and a capacitor constituting the loop filter is forcibly charged to a predetermined voltage with a short time constant while the pulse is generated by the pulse generating means. A first D flip-flop which has a charging means, and which receives one of the first and second clock pulses as a data input and the other as a timing input; and an output of the first flip-flop. As the data input and the same clock pulse as the timing input of the first flip-flop as the timing input. A second D flip-flop,
A gate for outputting an exclusive OR of the outputs of the first and second D flip-flops, and the pulse generating means outputs a pulse having a predetermined period length according to the output from the gate.・
When the feedback loop is locked, the charging means comprises a resistor having a time constant smaller than that of a loop filter, a switch closed based on an output pulse from the monostable multivibrator, and a feedback loop. 2. A PLL circuit comprising: a circuit in which a reference power source that outputs a voltage equal to the input voltage of the amplifier is connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989115806U JP2510130Y2 (en) | 1989-10-03 | 1989-10-03 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989115806U JP2510130Y2 (en) | 1989-10-03 | 1989-10-03 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0356227U JPH0356227U (en) | 1991-05-30 |
| JP2510130Y2 true JP2510130Y2 (en) | 1996-09-11 |
Family
ID=31664124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989115806U Expired - Lifetime JP2510130Y2 (en) | 1989-10-03 | 1989-10-03 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510130Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328272A (en) * | 2004-05-13 | 2005-11-24 | Nec Electronics Corp | Pll circuit and frequency setting circuit using the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199120A (en) * | 1986-02-27 | 1987-09-02 | Oki Electric Ind Co Ltd | Pull in the reduction system for phase locked loop circuit |
-
1989
- 1989-10-03 JP JP1989115806U patent/JP2510130Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0356227U (en) | 1991-05-30 |
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