JP2569508B2 - PLL circuit - Google Patents
PLL circuitInfo
- Publication number
- JP2569508B2 JP2569508B2 JP61269401A JP26940186A JP2569508B2 JP 2569508 B2 JP2569508 B2 JP 2569508B2 JP 61269401 A JP61269401 A JP 61269401A JP 26940186 A JP26940186 A JP 26940186A JP 2569508 B2 JP2569508 B2 JP 2569508B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- output
- oscillation
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばディジタル信号処理を行なうテレビ
ジョン受像機の同期信号作成用に使用して好適なフェー
ズロックドループ回路（以下PLL回路と称す）に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a phase-locked loop circuit (hereinafter referred to as a PLL circuit) suitable for use, for example, for generating a synchronization signal of a television receiver performing digital signal processing. About.
本発明は、例えばディジタル信号処理を行なうテレビ
ジョン受像機の同期信号作成用に使用して好適なPLL回
路において、複数の電圧制御発振器と、この複数の電圧
制御発振器の出力信号を切換えるスイッチと、このスイ
ッチの切換を制御する切換制御手段とを有し、切換制御
手段として、電圧制御発振器の発振を制御する制御信号
の振動回数をカウントし、このカウント値が予め設定し
た２以上の値になる毎に切換信号を出力することによ
り、ノイズの少ない良好な出力信号特性で広い周波数範
囲に亘ってロックするようにしたものである。The present invention provides, for example, a PLL circuit suitable for use in synchronizing a television receiver performing digital signal processing, a plurality of voltage-controlled oscillators, and a switch for switching output signals of the plurality of voltage-controlled oscillators, Switching control means for controlling the switching of the switch, wherein the switching control means counts the number of oscillations of the control signal for controlling the oscillation of the voltage controlled oscillator, and this count value becomes a predetermined value of 2 or more. By outputting a switching signal every time, locking is performed over a wide frequency range with good output signal characteristics with little noise.
従来、テレビジョン受像機等に使用するPLL回路は入
力信号に対してロック可能な周波数範囲であるロックイ
ンレンジが狭かった。この種のPLL回路は、例えば第５
図に示す如く構成されていた。この第５図において
（１）は基準信号入力端子を示し、この基準信号入力端
子（１）に得られる周波数信号を位相比較器（２）の一
方の比較信号入力端子に供給し、この位相比較器（２）
の他方の比較信号入力端子に得られる信号との位相差信
号をループフィルタ（３）に供給し、このループフィル
タ（３）で位相差信号を直流化して出力し、このループ
フィルタ（３）が出力する直流電圧信号を電圧制御発振
器（４）に供給する。そして、この電圧制御発振器
（４）は、供給される直流信号の電圧値に応じた周波数
信号を発振し、この発振信号を分周器（５）及び出力端
子（６）に供給する。そして、この分周器（５）で発振
信号を所定分の１に分周して位相比較器（２）の他方の
比較信号入力端子に供給する。Conventionally, a PLL circuit used for a television receiver or the like has a narrow lock-in range, which is a frequency range that can be locked to an input signal. This type of PLL circuit is, for example, the fifth type.
The configuration was as shown in the figure. In FIG. 5, (1) indicates a reference signal input terminal, and a frequency signal obtained at the reference signal input terminal (1) is supplied to one comparison signal input terminal of a phase comparator (2). Tableware (2)
Is supplied to a loop filter (3), and the loop filter (3) converts the phase difference signal into a DC signal and outputs the DC signal. This loop filter (3) The output DC voltage signal is supplied to the voltage controlled oscillator (4). The voltage controlled oscillator (4) oscillates a frequency signal corresponding to the voltage value of the supplied DC signal, and supplies the oscillated signal to the frequency divider (5) and the output terminal (6). The frequency divider (5) divides the frequency of the oscillation signal by a predetermined factor and supplies it to the other comparison signal input terminal of the phase comparator (2).
このようにしてPLL回路を構成することで、入力端子
（１）に得られる基準信号の所定倍の周波数信号が出力
端子（６）に得られる。By configuring the PLL circuit in this way, a frequency signal that is a predetermined multiple of the reference signal obtained at the input terminal (1) is obtained at the output terminal (6).
ところで、この種のPLL回路は、電圧制御発振器
（４）の特性上、入力端子（１）に供給される基準信号
として、狭い周波数範囲内の信号でなければ、出力端子
（６）に得られる信号が正確な周波数信号にならない不
都合があった。By the way, this type of PLL circuit can be obtained at the output terminal (6) as a reference signal supplied to the input terminal (1) unless the signal is within a narrow frequency range due to the characteristics of the voltage controlled oscillator (4). There was a problem that the signal did not become an accurate frequency signal.
即ち、電圧制御発振器（４）は、供給される直流信号
の電圧値に応じて発振周波数が変化するため、わずかな
入力電圧値の変化で発振周波数が大きく変化するように
すれば、入力端子（１）に得られる広い範囲の周波数信
号に電圧制御発振器（４）の発振周波数が追従する。と
ころが、このように電圧制御発振器（４）を、わずかな
入力電圧値の変化で発振周波数が大きく変化するように
すると、発振精度が悪くなり、発振信号にノイズが多く
なってしまい、良好な発振信号が得られなくなってしま
う。このため、高精度のPLL回路とするためには、電圧
制御発振器（４）の発振周波数範囲を狭くしなければな
らず、このように狭めると狭い周波数帯域の入力端子
（１）に得られる基準信号にしかこのPLL回路がロック
しない所謂ロックインレンジが狭くなってしまう状態と
なる。That is, since the oscillation frequency of the voltage-controlled oscillator (4) changes according to the voltage value of the supplied DC signal, if the oscillation frequency is greatly changed by a slight change of the input voltage value, the input terminal ( The oscillation frequency of the voltage controlled oscillator (4) follows the wide range of frequency signals obtained in (1). However, if the oscillation frequency of the voltage-controlled oscillator (4) is largely changed by a slight change in the input voltage value, the oscillation accuracy is deteriorated, and the oscillation signal becomes more noisy. The signal cannot be obtained. For this reason, in order to obtain a high-precision PLL circuit, the oscillation frequency range of the voltage-controlled oscillator (4) must be narrowed. This causes a state in which the so-called lock-in range in which the PLL circuit locks only to the signal becomes narrow.
本発明は斯かる点に鑑み、広い周波数帯域の入力信号
にロックさせることができると共に高精度の発振信号が
得られるPLL回路を提供することを目的とする。In view of the above, an object of the present invention is to provide a PLL circuit that can be locked to an input signal in a wide frequency band and that can obtain a highly accurate oscillation signal.
〔問題点を解決するための手段〕 本発明のPLL回路は、例えば第１図に示す如く、複数
の電圧制御発振器（７），（８）と、この複数の電圧制
御発振器（７），（８）の出力信号を切換えるスイッチ
（９）と、このスイッチ（９）の切換を制御する切換制
御手段（10），（11），（12）とを有し、切換制御手段
（10），（11），（12）として、上記電圧制御発振器
（７），（８）の発振を制御する制御信号の振動回数を
カウントし、このカウント値が予め設定した２以上の値
になる毎に切換信号を出力する様にしたものである。[Means for Solving the Problems] The PLL circuit of the present invention comprises a plurality of voltage controlled oscillators (7) and (8) and a plurality of voltage controlled oscillators (7) and (8) as shown in FIG. 8) a switch (9) for switching the output signal; and switching control means (10), (11) and (12) for controlling the switching of the switch (9). 11) and (12), the number of oscillations of the control signal for controlling the oscillation of the voltage-controlled oscillators (7) and (8) is counted, and every time the count value becomes a preset value of 2 or more, the switching signal is output. Is output.
本発明のPLL回路は、入力信号に対してロックせず電
圧制御発振器（７）又は（８）が自由発振をすると、入
力信号と電圧制御発振器（７）又は（８）との位相が合
わないため、電圧制御発振器（７），（８）へ供給され
る制御電圧信号が振動する。このため、この振動を切換
制御手段（10），（11），（12）で検出して電圧制御発
振器（７），（８）の出力信号の切換を行なうことで、
ロックしてない状態でも入力信号にロック可能な電圧制
御発振器（７）又は（８）に自動的に切換わってロック
し、電圧制御発振器（７），（８）が複数ある分だけロ
ック可能な周波数範囲が広がる。In the PLL circuit of the present invention, when the voltage-controlled oscillator (7) or (8) performs free oscillation without locking to the input signal, the phase of the input signal does not match the phase of the voltage-controlled oscillator (7) or (8). Therefore, the control voltage signal supplied to the voltage controlled oscillators (7) and (8) oscillates. Therefore, by detecting this vibration by the switching control means (10), (11) and (12) and switching the output signals of the voltage controlled oscillators (7) and (8),
Even in the unlocked state, the voltage is automatically switched to the voltage controlled oscillator (7) or (8) which can be locked to the input signal and locked, and the voltage controlled oscillators (7) and (8) can be locked for a plurality of times. The frequency range expands.
以下、本発明のPLL回路の一実施例を、第１図〜第４
図を参照して説明しよう。この第１図〜第４図におい
て、第５図に対応する部分には同一符号を付し、その詳
細説明は省略する。Hereinafter, one embodiment of the PLL circuit of the present invention will be described with reference to FIGS.
This will be described with reference to the drawings. 1 to 4, parts corresponding to those in FIG. 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
本例のPLL回路は、第１図に示す如く構成する。この
第１図において、（７）及び（８）は夫々第１及び第２
の電圧制御発振器を示し、第２図に示す如くこの第１の
電圧制御発振器（７）は発振信号の中心周波数が64.735
MHzで、第２の電圧制御発振器（８）は発振信号の中心
周波数が64.800MHzで、夫々の発振器（７）及び（８）
の発振範囲Ｌ1及びＬ2が重複しないように連続的に設定
してある。そして、夫々の発振器（７）及び（８）に
は、ループフィルタ（３）から制御電圧信号が供給され
るようになっている。そして、第１の電圧制御発振器
（７）が出力する発振信号をスイッチ回路（９）の第１
の固定接点（9a）に供給し、第２の電圧制御発振器
（８）が出力する発振信号をスイッチ回路（９）の第２
の固定接点（9b）に供給するようにする。そして、この
スイッチ回路（９）の可動接点（9c）は、後述するＤフ
リップフロップ回路（12）の出力信号により切換が制御
され、この可動接点（9c）を分周器（５）及び出力端子
（６）に接続し、可動接点（9c）の切換により分周器
（５）及び出力端子（６）に、第１の電圧制御発振器
（７）の発振信号と第２の電圧制御発振器（８）の発振
信号とのいずれかが供給されるようにする。The PLL circuit of this example is configured as shown in FIG. In FIG. 1, (7) and (8) correspond to the first and the second, respectively.
As shown in FIG. 2, the first voltage-controlled oscillator (7) has a center frequency of the oscillation signal of 64.735.
MHz, the second voltage-controlled oscillator (8) has a center frequency of the oscillating signal of 64.800 MHz and the respective oscillators (7) and (8)
Oscillation range L 1 and L 2 are continuously set so as not to overlap. A control voltage signal is supplied to each of the oscillators (7) and (8) from the loop filter (3). The oscillating signal output from the first voltage controlled oscillator (7) is output to the first circuit of the switch circuit (9).
To the fixed contact (9a) of the switch circuit (9), and outputs the oscillation signal output from the second voltage-controlled oscillator (8) to the second switch of the switch circuit (9).
To the fixed contact (9b). The switching of the movable contact (9c) of the switch circuit (9) is controlled by an output signal of a D flip-flop circuit (12) described later, and the movable contact (9c) is connected to the frequency divider (5) and the output terminal. (6), and by switching the movable contact (9c), the oscillation signal of the first voltage-controlled oscillator (7) and the second voltage-controlled oscillator (8) are supplied to the frequency divider (5) and the output terminal (6). ) Is supplied.
また、ループフィルタ（３）が出力する制御電圧信号
は、利得制御器（10）を介してカウンタ（11）に供給さ
れるようにしてあり、このカウンタ（11）は、供給され
る制御電圧信号が所定の電圧レベル（以下閾値と称す
る）を越える回数をカウントして、カウント値が「３」
になるとＤフリップフロップ回路（12）にパルス信号を
出力する。このＤフリップフロップ回路（12）は、カウ
ンタ（11）からパルス信号が供給されると、出力端子
からの出力信号が反転する。そして、このＤフリップフ
ロップ回路（12）の出力端子からの出力信号をスイッ
チ回路（９）に切換制御信号として供給し、この切換制
御信号によりスイッチ回路（９）の可動接点（9c）の切
換を制御する。この出力端子からスイッチ回路（９）
へ供給する切換制御信号は、ハイレベル信号とローレベ
ル信号とをカウンタ（11）からのパルス供給毎に切換え
て出力し、例えばハイレベル信号が得られるときには可
動接点（9c）が第１の固定接点（9a）と接続状態にな
り、ローレベル信号が得られるときには可動接点（9c）
が第２の固定接点（9b）と接続状態になる如くする。本
例のPLL回路のその他の構成は、第５図に示した従来例
と同様に構成する。The control voltage signal output from the loop filter (3) is supplied to a counter (11) via a gain controller (10). Count exceeds a predetermined voltage level (hereinafter, referred to as a threshold), and the count value becomes “3”.
Then, a pulse signal is output to the D flip-flop circuit (12). When a pulse signal is supplied from the counter (11), the output signal from the output terminal of the D flip-flop circuit (12) is inverted. An output signal from the output terminal of the D flip-flop circuit (12) is supplied to the switch circuit (9) as a switching control signal, and the switching control signal switches the movable contact (9c) of the switch circuit (9). Control. From this output terminal, switch circuit (9)
The switching control signal supplied to the counter is output by switching between a high level signal and a low level signal every time a pulse is supplied from the counter (11). For example, when a high level signal is obtained, the movable contact (9c) is connected to the first fixed terminal. When it is connected to the contact (9a) and a low-level signal is obtained, the movable contact (9c)
Is connected to the second fixed contact (9b). The rest of the configuration of the PLL circuit of this embodiment is the same as that of the conventional example shown in FIG.
本例のPLL回路は、以上のようにして構成したことに
より、入力端子（１）に得られる周波数信号の所定倍の
周波数信号が出力される。例えば、分周器（５）として
1920分の１に分周するものを使用すれば、入力端子
（１）に得られる周波数信号の1920倍の周波数信号が出
力端子（６）に得られる。そして、本例においては上述
の如く第１及び第２の電圧制御発振器（７）及び（８）
の発振信号の中心周波数を64.735MHz及び64.800MHzにし
ているので、入力端子（１）に得られる周波数信号とし
ては、33.75kHz程度の信号が、ロック可能な信号とな
る。このように周波数を設定することで、このPLL回路
は例えばディジタル信号処理を行なうテレビジョン受像
機の同期信号作成用に好適なものとなる。With the PLL circuit of this example configured as described above, a frequency signal that is a predetermined multiple of the frequency signal obtained at the input terminal (1) is output. For example, as a frequency divider (5)
If a signal that is divided by a factor of 1920 is used, a frequency signal that is 1920 times the frequency signal obtained at the input terminal (1) can be obtained at the output terminal (6). In this example, the first and second voltage controlled oscillators (7) and (8) are used as described above.
Since the center frequency of the oscillation signal is 64.735 MHz and 64.800 MHz, a signal of about 33.75 kHz is a lockable signal as the frequency signal obtained at the input terminal (1). By setting the frequency in this manner, this PLL circuit is suitable for, for example, generating a synchronization signal of a television receiver that performs digital signal processing.
以下にこの33.75kHz程度の周波数信号が入力端子
（１）に供給された際のこのPLL回路の動作を説明する
と、まず入力端子（１）から位相比較器（２）にこの入
力信号が供給され、この位相比較器（２）で分周器
（５）から供給される分周信号との位相差信号がループ
フィルタ（３）に供給される。このループフィルタ
（３）で位相差信号を直流の電圧信号に変換し、この直
流電圧信号を第１及び第２の電圧制御発振器（７）及び
（８）に供給する。このとき、例えばスイッチ回路
（９）の可動接点（9c）が第２の固定接点（9b）と接続
状態にあり、分周器（５）及び出力端子（６）に第２の
電圧制御発振器（８）の発振信号が供給されているとす
ると、入力信号周波数が33.75kHzであるとき、この第２
の電圧制御発振器（８）の発振信号が64.800MHzとなる
とき分周器（５）の出力信号が33.75kHzとなり、位相比
較器（２）に供給される信号が同位相となってこのPLL
回路がロックする。このロック状態になるときは、ルー
プフィルタ（３）の出力信号Vaは例えば第３図に示す如
く変化する。即ち、ロック状態になるまでは入力信号と
発振器との位相が合わないために0Vを中心に振動してい
たループフィルタ（３）の出力信号Vaが、ロック状態に
なると例えば0Vに収束していき、この0V状態で発振器
（８）の発振を制御する。ここで、このループフィルタ
（３）の出力信号Vaは、カウンタ（11）にも供給され、
この出力信号Vaが一定の値以上になる回数をカウントす
るが、カウンタ（11）がこの信号Vaをカウントする閾値
Ｖ1を0Vより上の非ロック状態での振動範囲内に設定す
る。このように設定することで、上述の如くロック状態
になったときのスイッチ回路（９）の可動接点（9c）が
第２の固定接点（9b）と接続状態になっているときに
は、閾値Ｖ1を１回越える程度で0Vに収束し、カウンタ
（11）のカウント値が「３」以上になることはなく、カ
ウンタ（11）からパルス信号の出力はなく、Ｄフリップ
フロップ（12）の出力状態が維持され、スイッチ回路
（９）のこの接続状態が維持される。The operation of the PLL circuit when the frequency signal of about 33.75 kHz is supplied to the input terminal (1) will be described below. First, the input signal is supplied from the input terminal (1) to the phase comparator (2). The phase comparator (2) supplies a phase difference signal from the frequency-divided signal supplied from the frequency divider (5) to the loop filter (3). The phase difference signal is converted into a DC voltage signal by the loop filter (3), and the DC voltage signal is supplied to first and second voltage controlled oscillators (7) and (8). At this time, for example, the movable contact (9c) of the switch circuit (9) is connected to the second fixed contact (9b), and the frequency divider (5) and the output terminal (6) are connected to the second voltage-controlled oscillator (9). Assuming that the oscillation signal of 8) is supplied, when the input signal frequency is 33.75 kHz, the second
When the oscillation signal of the voltage-controlled oscillator (8) becomes 64.800 MHz, the output signal of the frequency divider (5) becomes 33.75 kHz, and the signal supplied to the phase comparator (2) becomes the same phase, and this PLL
Circuit locks. When the lock state is established, the output signal Va of the loop filter (3) changes, for example, as shown in FIG. That is, the output signal Va of the loop filter (3), which oscillates around 0 V because the phase of the input signal does not match the phase of the oscillator until the lock state is established, converges to, for example, 0 V when the lock state is established. In this 0 V state, the oscillation of the oscillator (8) is controlled. Here, the output signal Va of the loop filter (3) is also supplied to the counter (11),
Counting the number of times this output signal Va is equal to or higher than a predetermined value, the counter (11) is set in oscillation range in the non-locked state of the above 0V threshold V 1 for counting the signal Va. With this setting, when the movable contact (9c) of the switch circuit (9) in the locked state as described above is connected to the second fixed contact (9b), the threshold value V 1 is set. Convergence to 0V only once, the count value of the counter (11) does not exceed "3", no pulse signal is output from the counter (11), and the output state of the D flip-flop (12) Is maintained, and this connection state of the switch circuit (9) is maintained.
次に、スイッチ回路（９）の可動接点（9c）が第１の
固定接点（9a）と接続状態にあり、分周器（５）及び出
力端子（６）に第１の電圧制御発振器（７）の発振信号
が供給されていて、入力信号周波数が33.75kHzであると
する。このときには、第１の電圧制御発振器（７）の発
振信号が64.800MHzであるとき、分周器（５）の出力信
号が33.75kHzとなって位相比較器（２）に供給される信
号が同位相となってこのPLL回路がロックする。ところ
が、第１の電圧制御発振器（７）の発振信号は、第２図
に示す如く、中心周波数64.735MHzの範囲Ｌ1であり、6
4.800MHzの発振はできないので、このPLL回路はロック
せず、第４図Ａの前半に示す如く、ループフィルタ
（３）の出力信号Vbが0Vを中心に振動した信号となって
しまう。このように振動すると、１回の振動毎に出力信
号Vbが閾値Ｖ1を越えて、第４図Ｂに示す如くカウンタ
（11）のカウント信号が変化し、第４図Ｃに示す如くカ
ウント値が「３」になる。ここで、このカウンタ（11）
はこのようにカウント値「３」になると、上述の如く第
４図Ｄに示す如きパルス信号Ｐを出力し、カウント値を
「０」にリセットする。そして、このパルス信号ＰがＤ
フリップフロップ（12）に供給されると、Ｄフリップフ
ロップ（12）の出力信号（第４図Ｅ）がハイレベルから
ローレベルに反転し、スイッチ回路（９）の可動接点
（9c）が第１の固定接点（9a）側から第２の固定接点
（9b）側に切換わる。このようにして切換わると、分周
器（５）に供給される発振信号は、第２の電圧制御発振
器（８）の発振信号となる。この第２の電圧制御発振器
（８）の発振信号が分周器（５）に供給されると、第２
の電圧制御発振器（８）の発振範囲Ｌ2内に64.800MHzが
あるためこの64.800MHzの発振を行なうことでこのPLL回
路がロックする。このときには、第４図Ａの後半に示す
如く、ループフィルタ（３）の出力信号Vbが振動状態か
ら0Vに収束して行き、例えばカウンタ（11）のカウント
値クリアから出力信号Vbが閾値Ｖ1を１回越えるだけで0
Vに収束してロックする。このため、このロック状態で
はカウンタ（11）のカウント値が「１」のままで「３」
にはならず、スイッチ回路（９）の切換状態が維持され
る。Next, the movable contact (9c) of the switch circuit (9) is connected to the first fixed contact (9a), and the frequency divider (5) and the output terminal (6) are connected to the first voltage-controlled oscillator (7). ) Is supplied and the input signal frequency is 33.75 kHz. At this time, when the oscillation signal of the first voltage controlled oscillator (7) is 64.800 MHz, the output signal of the frequency divider (5) becomes 33.75 kHz and the signal supplied to the phase comparator (2) is the same. This phase locks the PLL circuit. However, the oscillation signal of the first voltage controlled oscillator (7), as shown in Figure 2, the range L 1 of the center frequency 64.735MHz, 6
Since oscillation at 4.800 MHz is not possible, this PLL circuit does not lock, and as shown in the first half of FIG. 4A, the output signal Vb of the loop filter (3) becomes a signal oscillating around 0V. With this vibration, beyond the output signal Vb at every single vibration threshold V 1, the count signal of the counter (11) as shown in FIG. 4 B is changed, the count value as shown in FIG. 4 C Becomes “3”. Where this counter (11)
As described above, when the count value becomes "3", the pulse signal P as shown in FIG. 4D is output as described above, and the count value is reset to "0". And this pulse signal P is D
When supplied to the flip-flop (12), the output signal (FIG. 4E) of the D flip-flop (12) is inverted from the high level to the low level, and the movable contact (9c) of the switch circuit (9) is set to the first position. Is switched from the fixed contact (9a) side to the second fixed contact (9b) side. When the switching is performed in this manner, the oscillation signal supplied to the frequency divider (5) becomes the oscillation signal of the second voltage controlled oscillator (8). When the oscillation signal of the second voltage controlled oscillator (8) is supplied to the frequency divider (5), the second
The PLL circuit by performing oscillation of the 64.800MHz because of the 64.800MHz within the oscillation range L 2 of the voltage controlled oscillator (8) is locked. At this time, as shown later in FIG. 4 A, a loop filter (3) of the output signal Vb gradually converged to 0V from the vibration state, for example, a counter (11) output from the count value clear signal Vb threshold V 1 of the Just once over 0
Converge to V and lock. Therefore, in this locked state, the count value of the counter (11) remains "1" and "3".
And the switching state of the switch circuit (9) is maintained.
このようにして、本例によるPLL回路によると、カウ
ンタ（11）によるループフィルタ（３）の出力信号状態
のカウント値によりスイッチ回路（９）の切換を行なう
ことで、ロック可能な第1,第２の電圧制御発振器
（７），（８）のいずれかに切換わる。このため、この
PLL回路は電圧制御発振器の発振範囲が第２図にＬ1,L2
で示す如く、通常の２倍に広がり、広範囲の入力端子
（１）に得られる周波数信号にロックすることができ
る。また、ロック可能な範囲を広げたのにもかかわら
ず、夫々の電圧制御発振器（７），（８）は発振範囲を
全く広げていないので、発振信号の精度は全く落ちな
い。As described above, according to the PLL circuit of the present embodiment, the switch circuit (9) is switched by the count value of the output signal state of the loop filter (3) by the counter (11), so that the lockable first and first lock circuits are possible. 2 is switched to one of the voltage-controlled oscillators (7) and (8). Because of this,
In the PLL circuit, the oscillation range of the voltage controlled oscillator is L 1 , L 2
As shown by, the signal is spread twice as usual and can be locked to a frequency signal obtained from a wide range of input terminals (1). In addition, despite the fact that the lockable range has been expanded, the oscillation range of each of the voltage controlled oscillators (7) and (8) has not been expanded at all, so that the accuracy of the oscillation signal does not decrease at all.
なお、上述実施例においては、２個の電圧制御発振器
（７），（８）の発振範囲を連続させたが、必ずしも連
続させる必要はない。また、３個以上電圧制御発振器を
設けて、発振範囲をさらに広げてもよい。この場合に
は、カウンタからのパルス信号により複数の電圧制御発
振器が順番に切換わるようにすればよい。さらにまた、
本発明は上述実施例に限らず、本発明の要旨を逸脱する
ことなく、その他種々の構成が取り得ることは勿論であ
る。In the above embodiment, the oscillation ranges of the two voltage-controlled oscillators (7) and (8) are made continuous, but it is not always necessary to make them continuous. Further, three or more voltage controlled oscillators may be provided to further widen the oscillation range. In this case, the plurality of voltage controlled oscillators may be switched in order by the pulse signal from the counter. Furthermore,
The present invention is not limited to the above-described embodiment, and it goes without saying that various other configurations can be adopted without departing from the gist of the present invention.
本発明のPLL回路によると、電圧制御発振器を複数設
けてロック可能な方に切換わるようにしたことで、発振
精度を全く落とすことなくこの電圧制御発振器を複数設
けた分だけ発振範囲が広がる利益がある。According to the PLL circuit of the present invention, by providing a plurality of voltage-controlled oscillators and switching to a lockable one, the advantage that the oscillation range is increased by the number of the plurality of voltage-controlled oscillators without reducing the oscillation accuracy at all. There is.
第１図は本発明のPLL回路の一実施例を示す構成図、第
２図，第３図及び第４図は第１図例の説明に供する線
図、第５図は従来のPLL回路の一例を示す構成図であ
る。 （３）はループフィルタ、（７）は第１の電圧制御発振
器、（８）は第２の電圧制御発振器、（９）はスイッチ
回路、（11）はカウンタ、（12）はＤフリップフロップ
回路である。1 is a block diagram showing an embodiment of a PLL circuit according to the present invention, FIGS. 2, 3, and 4 are diagrams for explaining the example of FIG. 1, and FIG. 5 is a diagram showing a conventional PLL circuit. It is a block diagram which shows an example. (3) is a loop filter, (7) is a first voltage controlled oscillator, (8) is a second voltage controlled oscillator, (9) is a switch circuit, (11) is a counter, and (12) is a D flip-flop circuit. It is.
Claims (1)
数の電圧制御発振器と、 該複数の電圧制御発振器の出力信号を切換えるスイッチ
と、 該スイッチで選択された信号を分周する分周器と、 該分周器で分周された信号と入力信号との位相を比較す
る位相比較器と、 該位相比較器の出力信号を直流化して上記電圧制御発振
器の制御信号を得るフィルタと、 該フィルタの出力信号が所定の閾値を越える毎にカウン
ト値を加算するカウンタと、 該カウンタのカウント値が２以上の所定値になったと
き、上記スイッチを切換えさせる切換信号を出力すると
共に、上記カウンタのカウント値を０にリセットする様
にしたことを特徴とする PLL回路。1. A plurality of voltage controlled oscillators having different center frequencies of oscillation signals, a switch for switching output signals of the plurality of voltage controlled oscillators, a frequency divider for dividing a signal selected by the switches, A phase comparator for comparing the phase of the signal divided by the frequency divider with an input signal; a filter for converting the output signal of the phase comparator into a direct current to obtain a control signal of the voltage controlled oscillator; A counter for adding a count value each time the output signal exceeds a predetermined threshold value; and a switching signal for switching the switch when the count value of the counter reaches a predetermined value of 2 or more. A PLL circuit wherein the value is reset to 0.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269401A JP2569508B2 (en) | 1986-11-12 | 1986-11-12 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269401A JP2569508B2 (en) | 1986-11-12 | 1986-11-12 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123226A JPS63123226A (en) | 1988-05-27 |
| JP2569508B2 true JP2569508B2 (en) | 1997-01-08 |
Family
ID=17471897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269401A Expired - Lifetime JP2569508B2 (en) | 1986-11-12 | 1986-11-12 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569508B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4083894B2 (en) | 1998-10-23 | 2008-04-30 | 株式会社ルネサステクノロジ | Phase-locked loop circuit and voltage controlled oscillator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843632A (en) * | 1981-09-01 | 1983-03-14 | テクトロニツクス・インコ−ポレイテツド | Phase fixing circuit |
| JPS5936428A (en) * | 1982-08-24 | 1984-02-28 | Nec Corp | Phase locked device |
-
1986
- 1986-11-12 JP JP61269401A patent/JP2569508B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123226A (en) | 1988-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5521948A (en) | Frequency synthesizer | |
| US6359945B1 (en) | Phase locked loop and method that provide fail-over redundant clocking | |
| JP2630343B2 (en) | Variable frequency clock generator | |
| EP0644657B1 (en) | Phase-locked oscillator circuit | |
| US5289506A (en) | Automatic frequency control circuit | |
| EP0094837A2 (en) | Phase-locked circuit loop having improved locking capabilities | |
| US4972446A (en) | Voltage controlled oscillator using dual modulus divider | |
| JP2569508B2 (en) | PLL circuit | |
| JPH0834589B2 (en) | Sampling clock generator | |
| JP2644890B2 (en) | Phase locked loop | |
| GB2288931A (en) | Frequency synthesizer employing frequency-dividing ratios of 1/N and 1/(N+1) | |
| JPH03226012A (en) | Pll synthesizer | |
| JPH06291644A (en) | Pll circuit | |
| JPH0795051A (en) | Digital pll circuit | |
| JPS5846586Y2 (en) | Circuit with phase locked loop | |
| JPH06284002A (en) | Pll circuit | |
| JPS6177428A (en) | Sample clock signal generator | |
| JPH0638116A (en) | Phase locked loop circuit | |
| JP3160904B2 (en) | Phase-locked oscillation circuit device | |
| JP2000022533A (en) | Frequency synthesizer | |
| JPH03101311A (en) | Phase locked loop oscillation circuit | |
| JPH04356820A (en) | Synchronous oscillator circuit | |
| JPH02174421A (en) | Pll circuit | |
| JPH06291654A (en) | Pll circuit | |
| JPH02311009A (en) | Voltage controlled oscillating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |