JPH06284002A - Pll circuit - Google Patents
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- JPH06284002A JPH06284002A JP5071285A JP7128593A JPH06284002A JP H06284002 A JPH06284002 A JP H06284002A JP 5071285 A JP5071285 A JP 5071285A JP 7128593 A JP7128593 A JP 7128593A JP H06284002 A JPH06284002 A JP H06284002A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＰＬＬ回路（位相同期
ループ）の改良に関し、特に基準入力信号が断になって
自走状態になったときの周波数変化が少ないＰＬＬ回路
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a PLL circuit (phase locked loop), and more particularly to a PLL circuit which has a small frequency change when the reference input signal is cut off and becomes free-running.
【０００２】通信装置等において、基準入力信号（基準
クロック）を有する基準ＰＬＬ回路に対して、複数のＰ
ＬＬ回路を従属して接続する場合がある。図４は、ＰＬ
Ｌ回路の従属接続の例を示したものであって、（ａ）は
並列接続の場合を示し、（ｂ）はカスケード接続の場合
を示している。In a communication device or the like, a plurality of P's are provided for a reference PLL circuit having a reference input signal (reference clock).
The LL circuit may be connected in a dependent manner. Figure 4 shows PL
It shows an example of a cascade connection of L circuits, (a) shows a case of parallel connection, (b) shows a case of cascade connection.
【０００３】図４のような従属接続されたＰＬＬ回路で
は、基準ＰＬＬ回路３１が基準入力信号の断によって自
走状態になることがある。この場合、基準ＰＬＬ回路３
１が自走状態になるとき、急激な周波数変化を生じる
と、従属するＰＬＬ回路３２1,３２2,３２3,…がロック
外れを生じて、正常な動作を行うことができなくなる。In the cascade-connected PLL circuit as shown in FIG. 4, the reference PLL circuit 31 may become free-running due to disconnection of the reference input signal. In this case, the reference PLL circuit 3
When 1 becomes a free-running state, if a sudden frequency change occurs, the subordinate PLL circuits 32 1, 32 2, 323 , ... Are out of lock, and normal operation cannot be performed.
【０００４】しかしながら、基準入力信号が障害等によ
って断になった場合でも、ＰＬＬ回路が即時、自走モー
ドで動作して、通信装置を使用可能な状態にすることが
必要な場合もある。However, even if the reference input signal is disconnected due to a failure or the like, it may be necessary to immediately operate the PLL circuit in the free-running mode to bring the communication device into a usable state.
【０００５】そこで、ＰＬＬ回路に対する基準入力信号
が断になって、自走状態になる場合の周波数変化ができ
るだけ少ない、ＰＬＬ回路が要望されている。Therefore, there is a demand for a PLL circuit in which the frequency change is minimized when the reference input signal to the PLL circuit is disconnected and the PLL circuit is in a free-running state.
【０００６】[0006]
【従来の技術】図５は、従来のＰＬＬ回路を示したもの
である。１は電圧制御型発振器であって、制御電圧に応
じて変化する周波数の信号を発振する。２は分周器であ
って、電圧制御型発振器１の発振周波数を分周して出力
信号を発生する。３は位相比較器であって、Ｄタイプ・
フリップ・フロップ（Ｄ−ＦＦ）からなり、例えば基準
信号をデータ入力に、分周器２の出力信号をクロック入
力に加えられたとき、出力信号の立ち上がりに対応する
基準信号のハイレベル（“Ｈ”）またはローレベル
（“Ｌ”）の状態に応じて、“Ｈ”または“Ｌ”の出力
を発生する。４はループ・フィルタであって、ローパス
特性を有し、位相比較器３の出力を積分して直流電圧か
らなる信号を出力する。2. Description of the Related Art FIG. 5 shows a conventional PLL circuit. A voltage-controlled oscillator 1 oscillates a signal having a frequency that changes according to a control voltage. A frequency divider 2 divides the oscillation frequency of the voltage controlled oscillator 1 to generate an output signal. 3 is a phase comparator, which is a D type
When a reference signal is applied to the data input and an output signal of the frequency divider 2 is applied to the clock input, for example, a flip-flop (D-FF) is used. ") Or a low level (" L ") state, an" H "or" L "output is generated. A loop filter 4 has a low-pass characteristic, integrates the output of the phase comparator 3 and outputs a signal composed of a DC voltage.
【０００７】５は中心周波数電圧発生器であって、電圧
制御型発振器１の中心周波数に対応する制御電圧と等し
い電圧を発生する。６はセレクタであって、ループ・フ
ィルタ４の出力と、中心周波数電圧発生器５の出力とを
選択して、制御電圧として電圧制御型発振器１に供給す
る。７は入力断検知器であって、基準信号の入力が断に
なったことを検出して、セレクタ６を制御して、中心周
波数電圧発生器５の出力を選択させる。なお、セレクタ
６は、常時はループ・フィルタ４の出力を選択してい
る。A central frequency voltage generator 5 generates a voltage equal to the control voltage corresponding to the central frequency of the voltage controlled oscillator 1. A selector 6 selects the output of the loop filter 4 and the output of the center frequency voltage generator 5 and supplies it to the voltage controlled oscillator 1 as a control voltage. An input disconnection detector 7 detects that the input of the reference signal is disconnected and controls the selector 6 to select the output of the center frequency voltage generator 5. The selector 6 normally selects the output of the loop filter 4.
【０００８】図５に示されたＰＬＬ回路では、常時は、
電圧制御型発振器１の出力周波数を分周器２で分周して
出力信号を得るとともに、位相比較器３における、外部
から与えられる基準信号と分周器２の出力信号との比較
結果の信号を、ループ・フィルタ４に加えて得られた直
流電圧を、電圧制御型発振器１に制御電圧として与える
ことによって、一巡の帰還制御が行われて、電圧制御型
発振器１の発振周波数が基準信号周波数にロックされ、
常に基準信号に追従する出力信号周波数が得られる。In the PLL circuit shown in FIG. 5, normally,
The output frequency of the voltage controlled oscillator 1 is frequency-divided by the frequency divider 2 to obtain an output signal, and the signal of the comparison result of the externally applied reference signal and the output signal of the frequency divider 2 in the phase comparator 3 is obtained. Is applied to the voltage-controlled oscillator 1 as a control voltage by applying a DC voltage to the loop filter 4 to perform feedback control in one round, and the oscillation frequency of the voltage-controlled oscillator 1 becomes the reference signal frequency. Locked in
An output signal frequency that always follows the reference signal is obtained.
【０００９】そして、基準信号が断になったときは、入
力断検知器７でこれを検知してセレクタ６を切り替え、
中心周波数電圧発生器５から電圧制御型発振器１に対し
て、その発振周波数の中心値（中心周波数）に相当する
制御電圧を与えることによって、出力信号周波数を正常
値に維持する。電圧制御型発振器１がこの制御電圧によ
って中心周波数を発生するとき、出力信号周波数が基準
信号周波数と等しくなるように予め設定されている。When the reference signal is disconnected, the input disconnection detector 7 detects it and switches the selector 6.
By applying a control voltage corresponding to the center value (center frequency) of the oscillation frequency from the center frequency voltage generator 5 to the voltage controlled oscillator 1, the output signal frequency is maintained at a normal value. When the voltage controlled oscillator 1 generates the center frequency by this control voltage, the output signal frequency is preset to be equal to the reference signal frequency.
【００１０】[0010]
【発明が解決しようとする課題】図６は、従来のＰＬＬ
回路における、基準信号入力断時の電圧制御型発振器の
制御電圧の変化を示したものである。最初、基準信号が
入力されている状態では、ＰＬＬ回路は基準信号にロッ
クされ、電圧制御型発振器は、基準信号に対応する周波
数で発振している。この状態では、セレクタ６は位相比
較器３の側に接続され、制御電圧として位相比較器の出
力電圧が供給されている。FIG. 6 shows a conventional PLL.
FIG. 6 shows changes in the control voltage of the voltage controlled oscillator when the reference signal is disconnected in the circuit. Initially, when the reference signal is input, the PLL circuit is locked to the reference signal and the voltage controlled oscillator oscillates at the frequency corresponding to the reference signal. In this state, the selector 6 is connected to the phase comparator 3 side, and the output voltage of the phase comparator is supplied as the control voltage.
【００１１】いま時刻ｔ1 において基準信号入力が断に
なると、入力断検知器７がこれを検知して、セレクタ６
を中心周波数電圧発生器５の側に切り替えるが、セレク
タ６は、数十ｎsec の切り替え動作時間を必要とするた
め、切り替え動作中は、セレクタ６を経て電圧制御型発
振器１に与えられる制御電圧は不定となる。When the reference signal input is cut off at time t 1 , the input cutoff detector 7 detects this and the selector 6
Is switched to the side of the center frequency voltage generator 5, but since the selector 6 requires a switching operation time of several tens of nanoseconds, the control voltage applied to the voltage controlled oscillator 1 via the selector 6 during the switching operation is It becomes indefinite.
【００１２】そして時刻ｔ2 においてセレクタ６の切り
替え動作が終了したとき、中心周波数電圧発生器５から
制御電圧が与えられて、電圧制御型発振器１は、この電
圧によって中心周波数を発生するようになるが、この
際、セレクタ６の切り替え動作に基づいて、図６に示す
ように、電圧制御型発振器１の制御電圧に大きなサージ
が発生する。この急峻な電圧変動のために、ＰＬＬ回路
がロック外れとなり、中心周波数電圧発生器５の制御電
圧によって制御されて、出力周波数が安定するまでに長
時間を要する。When the switching operation of the selector 6 is completed at the time t 2 , a control voltage is applied from the center frequency voltage generator 5, and the voltage controlled oscillator 1 generates the center frequency by this voltage. However, at this time, as shown in FIG. 6, a large surge occurs in the control voltage of the voltage controlled oscillator 1 based on the switching operation of the selector 6. Due to this abrupt voltage change, the PLL circuit becomes out of lock and is controlled by the control voltage of the center frequency voltage generator 5, and it takes a long time for the output frequency to stabilize.
【００１３】従って、図４に示されたように、基準ＰＬ
Ｌ回路に対して多数のＰＬＬ回路が従属して設けられて
いる場合、すべてのＰＬＬ回路がその基準信号の擾乱に
よってロック外れを生じるため、発振周波数が変動して
システムの動作が混乱し、回復までに長時間を要するこ
とになる。Therefore, as shown in FIG.
When a large number of PLL circuits are provided depending on the L circuits, all the PLL circuits are out of lock due to the disturbance of the reference signal, so that the oscillation frequency fluctuates, the system operation is confused, and the system is recovered. It will take a long time to get there.
【００１４】本発明は、このような従来技術の課題を解
決しようとするものであって、基準信号入力断時、セレ
クタを介して中心周波数電圧を制御電圧として与えるよ
うにしたＰＬＬ回路において、セレクタ動作時の発振周
波数の急激な変動を防止できるようにすることを目的と
している。The present invention is intended to solve such a problem of the prior art. In a PLL circuit in which a center frequency voltage is applied as a control voltage through a selector when a reference signal is cut off, a selector is provided. The purpose is to prevent a sudden change in the oscillation frequency during operation.
【００１５】[0015]
【課題を解決するための手段】基本となるＰＬＬ回路に
おいては、位相比較器３で、基準信号と出力信号とを位
相比較し、ループ・フィルタ４で、位相比較器３の出力
を積分して直流電圧を発生し、電圧制御型発振器１で、
ループ・フィルタ４の出力電圧に応じて変化する周波数
の発振を行い、分周器２で電圧制御型発振器１の出力周
波数を分周して出力信号を発生する。In the basic PLL circuit, the phase comparator 3 compares the phases of the reference signal and the output signal, and the loop filter 4 integrates the output of the phase comparator 3. DC voltage is generated, and the voltage controlled oscillator 1
Oscillation of a frequency that changes according to the output voltage of the loop filter 4 is performed, and the frequency divider 2 divides the output frequency of the voltage controlled oscillator 1 to generate an output signal.
【００１６】この場合に、電圧制御型発振器１の中心周
波数に対応する制御電圧と等しい電圧を発生する中心周
波数電圧発生器５と、中心周波数電圧発生器５の出力電
圧と位相比較器３の出力電圧とを切り替えてループ・フ
ィルタ４に入力するセレクタ６と、基準信号入力の断を
検知したときセレクタ６の切り替えを制御する入力断検
知器７とを設けて、基準信号の断を検知したとき、位相
比較器３の出力電圧に代えて中心周波数電圧発生器５の
出力電圧をループ・フィルタ４に入力するようにする。In this case, the center frequency voltage generator 5 for generating a voltage equal to the control voltage corresponding to the center frequency of the voltage controlled oscillator 1, the output voltage of the center frequency voltage generator 5 and the output of the phase comparator 3 When a disconnection of the reference signal is detected by providing a selector 6 for switching the voltage and inputting it to the loop filter 4, and an input disconnection detector 7 for controlling the switching of the selector 6 when the disconnection of the reference signal is detected. , The output voltage of the center frequency voltage generator 5 is input to the loop filter 4 instead of the output voltage of the phase comparator 3.
【００１７】[0017]
【作用】図１は、本発明の原理的構成を示したものであ
って、図５におけると同じものを同じ番号で示し、図５
の場合と比較して、セレクタ６をループ・フィルタ４の
前段に設けた点が異なっている。FIG. 1 shows the principle structure of the present invention, in which the same elements as those in FIG.
Compared to the case of, the difference is that the selector 6 is provided in the preceding stage of the loop filter 4.
【００１８】また、図２は、本発明のＰＬＬ回路におけ
る、基準信号入力断時の電圧制御型発振器の制御電圧の
変化を示したものであって、ｔ1 は基準信号断の時刻を
示し、ｔ2 はセレクタの接続完了の時刻を示している。
以下、図１および図２に基づいて、本発明のＰＬＬ回路
の作用を説明する。FIG. 2 shows changes in the control voltage of the voltage controlled oscillator when the reference signal is cut off in the PLL circuit of the present invention, where t 1 is the time when the reference signal is cut off. t 2 indicates the time when the selector connection is completed.
The operation of the PLL circuit of the present invention will be described below with reference to FIGS. 1 and 2.
【００１９】図１に示された構成において、常時は、セ
レクタ６は位相比較器３の側に接続されており、この場
合の動作は図５の場合と同様であって、電圧制御型発振
器１は、ロック状態で基準信号に追従して発振動作を行
って、出力信号を発生している。In the configuration shown in FIG. 1, the selector 6 is normally connected to the phase comparator 3 side, and the operation in this case is the same as in the case of FIG. Generates an output signal by performing an oscillating operation following the reference signal in the locked state.
【００２０】基準信号入力が断になると、入力断検知器
７がこれを検知してセレクタ６を中心周波数電圧発生器
５の側に切り替える。前述のように、セレクタ６の切り
替え動作時間の間、セレクタ６の出力電圧は不定とな
る。しかしながら、電圧制御型発振器１の入力側には、
ループ・フィルタ４が常時接続されているので、位相比
較器３の比較結果に基づく制御電圧は、ループ・フィル
タ４中のコンデンサに保持されて緩やかに低下するた
め、電圧制御型発振器１の制御電圧は、図２に示される
ように、セレクタ６の切り替え動作時間中、殆ど変化し
ない。When the reference signal input is disconnected, the input disconnection detector 7 detects this and switches the selector 6 to the side of the center frequency voltage generator 5. As described above, the output voltage of the selector 6 becomes indefinite during the switching operation time of the selector 6. However, on the input side of the voltage controlled oscillator 1,
Since the loop filter 4 is always connected, the control voltage based on the comparison result of the phase comparator 3 is held in the capacitor in the loop filter 4 and gradually decreases, so that the control voltage of the voltage controlled oscillator 1 is reduced. 2 hardly changes during the switching operation time of the selector 6, as shown in FIG.
【００２１】そして、セレクタ６の切り替え動作が完了
したとき、中心周波数電圧発生器５が接続されるので、
電圧制御型発振器１に対する制御電圧は、ループ・フィ
ルタ４に保持されていた電圧から、中心周波数電圧発生
器５からの中心周波数の制御電圧に対して、ループ・フ
ィルタ４の積分特性に従って緩やかに追従する。When the switching operation of the selector 6 is completed, the center frequency voltage generator 5 is connected,
The control voltage for the voltage controlled oscillator 1 gently follows the control voltage of the center frequency from the center frequency voltage generator 5 from the voltage held in the loop filter 4 according to the integral characteristic of the loop filter 4. To do.
【００２２】基準信号が入力されていたときの制御電圧
は、正常な動作状態では、中心周波数の制御電圧にほぼ
等しくなっており、従って図１の構成では、電圧制御型
発振器１の制御電圧入力を、中心周波数電圧発生器５か
らの中心周波数の電圧に切り替えても、制御電圧の変動
幅は小さく、かつその変化は緩やかであって、ＰＬＬ回
路の出力信号の周波数に対する影響は極めて少ない。The control voltage when the reference signal is input is almost equal to the control voltage at the center frequency in the normal operating state. Therefore, in the configuration of FIG. 1, the control voltage input of the voltage controlled oscillator 1 is performed. Even if is switched to the voltage of the center frequency from the center frequency voltage generator 5, the fluctuation range of the control voltage is small and the change is gradual, and the influence on the frequency of the output signal of the PLL circuit is extremely small.
【００２３】[0023]
【実施例】図３は、本発明の一実施例を示したものであ
って、ＰＬＬ回路の具体的回路構成例を示し、図１にお
けると同じものを同じ番号で示している。位相比較器３
において、３１はＤタイプ・フリップ・フロップ（Ｄ−
ＦＦ）、３２はインバータである。中心周波数電圧発生
器５において、５１はトランジスタ、Ｒ１，Ｒ２は抵抗
である。セレクタ６において、６１はインバータ、６２
はアンド・ゲート、６３はトランジスタである。また入
力断検知器７において、７１はワンショット・モノマル
チ（ＭＯＮ−Ｍ）である。図３は、電圧制御型発振器の
中心周波数電圧が２．５Ｖの場合を例示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 3 shows an embodiment of the present invention, showing an example of a concrete circuit configuration of a PLL circuit, and the same components as those in FIG. Phase comparator 3
, 31 is a D-type flip-flop (D-
FF) and 32 are inverters. In the center frequency voltage generator 5, 51 is a transistor and R1 and R2 are resistors. In the selector 6, 61 is an inverter and 62
Is an AND gate, and 63 is a transistor. In the input break detector 7, 71 is a one-shot mono-multi (MON-M). FIG. 3 illustrates the case where the center frequency voltage of the voltage controlled oscillator is 2.5V.
【００２４】ＭＯＮ−Ｍ７１は、例えば入力信号の立ち
上がりでトリガされて、一定時間長のパルスを発生し、
この時間中に再びトリガされたときは、パルスの保持時
間が延長される。従って、基準信号が入力されていると
きは、ＭＯＮ−Ｍ７１は常に動作状態にあって、図中の
Ａ点に“Ｌ”の出力を発生している。The MON-M71 is, for example, triggered by the rising edge of the input signal to generate a pulse of a fixed time length,
If triggered again during this time, the hold time of the pulse is extended. Therefore, when the reference signal is input, the MON-M71 is always in the operating state and outputs "L" at the point A in the figure.
【００２５】従って、セレクタ６において、Ｅ点におけ
る位相比較器３の位相比較結果の信号が、アンド・ゲー
ト６２を介してＢ点に出力される。一方、中心周波数電
圧発生器５において、トランジスタ５１は、ベースが
“Ｌ”レベルのためオフとなり、Ｆ点における出力は高
インピーダンスとなる。Therefore, in the selector 6, the signal of the phase comparison result of the phase comparator 3 at the point E is output to the point B via the AND gate 62. On the other hand, in the center frequency voltage generator 5, the transistor 51 is turned off because the base is at "L" level, and the output at the point F has high impedance.
【００２６】従って、セレクタ６におけるトランジスタ
６３はエミッタフォロアとして動作して、Ｂ点の信号が
Ｃ点に出力される。そこで位相比較器３の出力は、ロー
パス・フィルタからなるループ・フィルタ４を経て積分
されて直流電圧を発生し、電圧制御型発振器１に制御電
圧として与えられる。この直流電圧は、位相比較器３に
おいて、Ｄ−ＦＦ３１の出力をインバータ３２を経て反
転した信号によって発生するので、電圧制御型発振器１
は制御電圧によって、基準信号と出力信号との位相差が
小さくなる方向に、発振周波数を制御される。Therefore, the transistor 63 in the selector 6 operates as an emitter follower, and the signal at point B is output to point C. Therefore, the output of the phase comparator 3 is integrated through a loop filter 4 composed of a low-pass filter to generate a DC voltage, which is supplied to the voltage controlled oscillator 1 as a control voltage. This DC voltage is generated in the phase comparator 3 by a signal obtained by inverting the output of the D-FF 31 via the inverter 32, so that the voltage controlled oscillator 1
The oscillation frequency is controlled by the control voltage so that the phase difference between the reference signal and the output signal becomes smaller.
【００２７】電圧制御型発振器１は水晶制御電圧制御型
発振器（ＶＣＸＯ）からなり、制御電圧に応じて変化す
る周波数の信号を発生する。分周器２は、電圧制御型発
振器１の出力周波数を１／ｎに分周して出力信号を発生
し、この出力信号が位相比較器３に入力されることによ
って、一巡の帰還制御が行われるので、通常のＰＬＬ回
路の動作が行われる。The voltage controlled oscillator 1 comprises a crystal controlled voltage controlled oscillator (VCXO) and generates a signal having a frequency which changes according to the control voltage. The frequency divider 2 divides the output frequency of the voltage-controlled oscillator 1 into 1 / n to generate an output signal, and the output signal is input to the phase comparator 3 to perform one round of feedback control. Therefore, the normal operation of the PLL circuit is performed.
【００２８】基準信号が断になると、入力断検知器７に
おけるＭＯＮ−Ｍ７１は“Ｈ”の出力を発生し、従って
セレクタ６において、Ｂ点におけるアンド・ゲート６２
の出力は常に“Ｌ”となり、トランジスタ６３はオフと
なって、Ｃ点における出力は高インピーダンスとなる。When the reference signal is disconnected, the MON-M71 in the input disconnection detector 7 produces an output of "H", and therefore, the AND gate 62 at the point B in the selector 6.
Is always "L", the transistor 63 is off, and the output at point C is high impedance.
【００２９】この状態では、中心周波数電圧発生器５
は、Ａ点が“Ｈ”のため、トランジスタ５１がオンにな
って、Ｆ点におけるその出力が“Ｈ”となる。この電圧
は抵抗Ｒ１とＲ２で分圧されて、Ｃ点に出力を発生する
が、Ｆ点が“Ｈ”のときＣ点が中心周波数の電圧２．５
Ｖになるように、予め抵抗Ｒ１，Ｒ２の値を選定されて
いるので、ループ・フィルタ４を経て、Ｄ点に中心周波
数の電圧２．５Ｖを発生し、この電圧が制御電圧として
電圧制御型発振器１に与えられる。In this state, the center frequency voltage generator 5
In the case of point A, since the point A is "H", the transistor 51 is turned on and its output at the point F becomes "H". This voltage is divided by resistors R1 and R2 to generate an output at point C. When point F is "H", point C has a center frequency of 2.5.
Since the values of the resistors R1 and R2 are selected in advance so as to be V, a voltage of 2.5 V having a center frequency is generated at a point D through the loop filter 4, and this voltage is a voltage control type voltage as a control voltage. It is given to the oscillator 1.
【００３０】この際、Ｃ点においては、基準信号の断に
基づく、電圧の変化が直ちに発生するが、ループ・フィ
ルタ４の積分効果によって、Ｄ点における出力電圧の変
化は緩やかであり、従って、電圧制御型発振器１の出力
周波数は、位相同期時の周波数からの変化量が少ない状
態に保たれる。At this time, at the point C, a voltage change immediately occurs due to the disconnection of the reference signal, but due to the integration effect of the loop filter 4, the change in the output voltage at the point D is gradual. The output frequency of the voltage controlled oscillator 1 is kept in a state in which the amount of change from the frequency during phase synchronization is small.
【００３１】このように本発明のＰＬＬ回路では、基準
信号が断になって中心周波数電圧発生器からの制御電圧
に切り替えられても、急激に大きな周波数変動を生じる
ことがないので、図５に示す例のように従属するＰＬＬ
回路が多数ある場合でも、ロック外れを生じることがな
く、通信装置等の動作に擾乱を生じる恐れがない。As described above, in the PLL circuit of the present invention, even if the reference signal is cut off and switched to the control voltage from the center frequency voltage generator, a large frequency fluctuation does not abruptly occur. Dependent PLL as in the example shown
Even if there are a large number of circuits, the lock is not released, and there is no fear of disturbing the operation of the communication device or the like.
【００３２】なお本発明は、上述の回路構成例のよう
に、ディジタル的に信号処理を行う場合に限らず、アナ
ログ的な回路構成を有する場合にも適用できる。また電
圧制御型発振器は、上述のＶＣＸＯの場合に限るもので
なく、水晶制御されない電圧制御型発振器（ＶＣＯ）の
場合にも適用できることは言うまでもない。The present invention can be applied not only to the case where the signal processing is performed digitally as in the above-mentioned circuit configuration example but also to the case where the circuit configuration is analog. Further, it goes without saying that the voltage controlled oscillator is not limited to the above-mentioned VCXO, but can be applied to the case of a voltage controlled oscillator (VCO) which is not crystal controlled.
【００３３】[0033]
【発明の効果】以上説明したように本発明によれば、Ｐ
ＬＬ回路が基準信号断によって自走モードに移行して、
予め定められた中心周波数の発振状態となるときの周波
数変化を極めて少なくすることができる。As described above, according to the present invention, P
The LL circuit shifts to the free running mode due to the disconnection of the reference signal,
It is possible to extremely reduce the frequency change when the oscillation state becomes the predetermined center frequency.
【００３４】従って本発明によれば、基準ＰＬＬ回路に
対して、多数のＰＬＬ回路を従属させた場合でも、各Ｐ
ＬＬ回路におけるロック外れの発生を防止することがで
きるので、通信系を常に安定な運用状態に保つことがで
き、実用的に極めて有用である。Therefore, according to the present invention, even if a large number of PLL circuits are subordinated to the reference PLL circuit, each P
Since it is possible to prevent the unlocking of the LL circuit, the communication system can always be maintained in a stable operating state, which is extremely useful in practice.
【図１】本発明の原理的構成を示す図である。FIG. 1 is a diagram showing a principle configuration of the present invention.
【図２】本発明のＰＬＬ回路における、基準信号入力断
時の電圧制御型発振器の制御電圧の変化を示す図であ
る。FIG. 2 is a diagram showing changes in the control voltage of the voltage controlled oscillator when the reference signal is disconnected in the PLL circuit of the present invention.
【図３】本発明の一実施例を示す図である。FIG. 3 is a diagram showing an embodiment of the present invention.
【図４】ＰＬＬ回路の従属接続の例を示す図である。FIG. 4 is a diagram showing an example of a cascade connection of a PLL circuit.
【図５】従来のＰＬＬ回路を示す図である。FIG. 5 is a diagram showing a conventional PLL circuit.
【図６】従来のＰＬＬ回路における、基準信号入力断時
の電圧制御型発振器の制御電圧の変化を示す図である。FIG. 6 is a diagram showing a change in control voltage of a voltage controlled oscillator in a conventional PLL circuit when a reference signal is disconnected.
１ 電圧制御型発振器 ２ 分周器 ３ 位相比較器 ４ ループ・フィルタ ５ 中心周波数電圧発生器 ６ セレクタ ７ 入力断検知器 1 Voltage Controlled Oscillator 2 Frequency Divider 3 Phase Comparator 4 Loop Filter 5 Center Frequency Voltage Generator 6 Selector 7 Input Break Detector
Claims (1)
相比較器（３）と、該位相比較器（３）の出力を積分し
て直流電圧を発生するループ・フィルタ（４）と、該ル
ープ・フィルタ（４）の出力電圧に応じて発振周波数が
変化する電圧制御型発振器（１）と、該電圧制御型発振
器（１）の出力周波数を分周して前記出力信号を発生す
る分周器（２）とを備えてなるＰＬＬ回路において、 前記電圧制御型発振器（１）の中心周波数に対応する制
御電圧と等しい電圧を発生する中心周波数電圧発生器
（５）と、 該中心周波数電圧発生器（５）の出力電圧と前記位相比
較器（３）の出力電圧とを切り替えて前記ループ・フィ
ルタ（４）に入力するセレクタ（６）と、 基準信号入力の断を検知したとき該セレクタ（６）の切
り替えを制御する入力断検知器（７）とを設け、 基準信号の断を検知したとき、前記位相比較器（３）の
出力電圧に代えて前記中心周波数電圧発生器（５）の出
力電圧を前記ループ・フィルタ（４）に入力するように
したことを特徴とするＰＬＬ回路。1. A phase comparator (3) for phase-comparing a reference signal and an output signal, a loop filter (4) for integrating the output of the phase comparator (3) to generate a DC voltage, and A voltage-controlled oscillator (1) whose oscillation frequency changes according to the output voltage of a loop filter (4), and a frequency divider for dividing the output frequency of the voltage-controlled oscillator (1) to generate the output signal. And a center frequency voltage generator (5) for generating a voltage equal to a control voltage corresponding to the center frequency of the voltage controlled oscillator (1), and a center frequency voltage generator. A selector (6) for switching between the output voltage of the comparator (5) and the output voltage of the phase comparator (3) and inputting it to the loop filter (4); and a selector (6) which detects the disconnection of the reference signal input. 6) Input disconnection to control switching A detector (7) is provided, and when the disconnection of the reference signal is detected, the output voltage of the center frequency voltage generator (5) is replaced with the output voltage of the center frequency voltage generator (5) instead of the output voltage of the phase comparator (3). ) Is input to the PLL circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071285A JPH06284002A (en) | 1993-03-30 | 1993-03-30 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071285A JPH06284002A (en) | 1993-03-30 | 1993-03-30 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06284002A true JPH06284002A (en) | 1994-10-07 |
Family
ID=13456284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071285A Pending JPH06284002A (en) | 1993-03-30 | 1993-03-30 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06284002A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253733A (en) * | 2008-04-08 | 2009-10-29 | Nippon Dempa Kogyo Co Ltd | Timing recovery circuit |
| JP2009272766A (en) * | 2008-05-01 | 2009-11-19 | Fujitsu Ltd | Phase comparator, phase-locked loop circuit, and phase-comparison control method |
-
1993
- 1993-03-30 JP JP5071285A patent/JPH06284002A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253733A (en) * | 2008-04-08 | 2009-10-29 | Nippon Dempa Kogyo Co Ltd | Timing recovery circuit |
| JP2009272766A (en) * | 2008-05-01 | 2009-11-19 | Fujitsu Ltd | Phase comparator, phase-locked loop circuit, and phase-comparison control method |
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