JP2507955B2 - 同期式バスインタフェ―ス装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期式バスインタフェ
ース装置に関し、特に、マイクロコンピュータと周辺制
御ユニットを同期式バスで接続する構成を有し、マイク
ロコンピュータに供給するクロックを分周する機能を備
えた同期式バスインタフェース装置に関する。

【０００２】

【従来の技術】一般に、マイクロコンピュータはメモ
リ、および周辺制御ユニットと非同期式バスを介して接
続される。非同期式バスとは、マイクロコンピュータの
動作クロックがメモリや周辺制御ユニットの動作クロッ
クと非同期であることを前提に設計されたバスである。

【０００３】周辺制御ユニットの代表的なものとして、
通信制御ユニットやハードディスク制御ユニット、ディ
スプレイ制御ユニットなどがあるが、これらの動作周波
数はそれら独自の使用で決まるものであり、マイクロコ
ンピュータの動作クロック周波数とは独立に定まるもの
である。

【０００４】また、マイクロコンピュータおよび周辺制
御ユニットの製品を多くのメーカが開発しており、どの
メーカの製品を組合わせてもシステムが組めるようにす
るには非同期式バスインタフェース装置を採用するのが
有利であった。

【０００５】従来の一般的な非同期バス・インタフェー
ス装置の回路構成を示す図７を参照すると、この非同期
バス・インタフェース装置は、リードとライトの制御信
号を同期化する回路と、それらの同期化された制御信号
に基づいてアドレスやデータをラッチする回路で構成さ
れる。例えば、リード信号がアクティブになると、ＡＮ
Ｄゲート１００で１ショットの信号を生成し、ＲＳフリ
ップフロップ１０１をセットし、フリップフロップ１０
２および１０３でクロックに同期化する。ＲＳフリップ
フロップ１０１は非同期のセット信号、リセット信号を
受けて出力Ｑを変化させ、フリップフロップ１０２およ
び１０３はクロック信号の立上がりで入力Ｄをラッチし
出力Ｑを変化させるものである。

【０００６】図８は、この非同期式バス・インタフェー
ス装置のライトの場合のタイミングを示すタイミング図
である。

【０００７】図８を参照すると、この従来の非同期式バ
ス・インタフェース装置は、ライト、アドレスおよびデ
ータの３種類の信号をバス・マスタから出力し、周辺ユ
ニットクロック、内部ライト、内部アドレスおよび内部
データの４種類の信号を周辺制御ユニットの内部で処理
する。基本的にはバスをアクセスするバス・マスタは、
その動作クロックに基づいてインタフェース信号を生成
する。アクセスされるバス・スレーブはバスに供給され
る信号を自分の動作クロックで同期化して内部動作タイ
ミングを生成している。

【０００８】一方、マイクロコンピュータの一種とし
て、メモリおよび周辺制御ユニットを１チップに搭載し
たいわゆるシングルチップ・マイクロコンピュータが商
品化されている。このシングルチップ・マイクロコンピ
ュータは、バスインタフェースをもチップ内部に内蔵し
ているため、独自にバスインタフェース使用を決めるこ
とができるという背景がある。非同期式バスインタフェ
ース装置に対して同期式バスインタフェース装置は、論
理動作が簡単な上、インタフェース回路構成も単純なた
め、シングルチップ・マイクロコンピュータには多く採
用されている。上述の一般的な同期式バスインタフェー
ス装置の構成を示す図９を参照すると、この同期式バス
・インタフェース装置は、単純なバッファだけで構成さ
れる。図１０にこの同期式バスインタフェース装置のタ
イミング図を示す。図１０を参照すると、バス・マスタ
がその動作クロックに基づいてインタフェース信号を生
成するのは非同期式バスの場合と同じであるが、バス・
スレーブはバス・マスタの動作クロックと同じタイミン
グで動作することを前提とするので、バスのインタフェ
ース信号を同期化する必要はない。

【０００９】なお、アドレス、データ信号に関しては非
同期インタフェースにおいても同様なバッファは必要で
ある。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の非同期式バスインタフェース装置は、従来の同
期式バスインタフェース装置に比べて回路規模が大き
い。さらに、どのようなタイミングで信号が入力されて
も誤動作しないことを保証するために、膨大な非同期タ
イミング・テストを行う必要がある。特に、この非同期
式バスインタフェース装置をＬＳＩ開発する場合には非
同期タイミング・テストはテストのための工数はもちろ
ん、テスト時間そのものも長くなり回路規模が大きいこ
とを含めてコスト高になっている。また、上記非同期タ
イミング・テストは非同期信号のタイミングの組合わせ
によっては誤動作を発見できない場合があり市場クレー
ムを起こすこともあった。さらに、非同期信号の同期化
に伴ってアクセス時間が長くなる、つまり性能が落ちる
という欠点もあった。

【００１１】これはマイクロコンピュータが周辺制御ユ
ニットをアクセスする信号を、一旦周辺制御ユニットの
クロックで切り直すために生じるディレイ時間のため
で、マイクロコンピュータが周辺制御ユニットをアクセ
スする頻度が高くなれば全体の処理時間が長くなってし
まう。

【００１２】一方、同期式バスインタフェース装置は非
同期バスインタフェース装置の上記の問題はないが、つ
ぎのような別の観点で問題があった。

【００１３】すなわち、シングルチップ・マイクロコン
ピュータの応用市場の広がりに伴って、コードレス電
話、携帯電話などの携帯機器で使用される場合、特に消
費電力の低減が必須である。電話の場合は、待ち受け時
に極力消費電力を少なくしなければならない。消費電力
低減のひとつの方法として、マイクロコンピュータに入
力するクロックの周波数を下げることが有力な方法であ
るが、周辺制御ユニットのクロック周波数は下げられな
い場合が多く簡単には実現できなかった。

【００１４】したがって、本発明の目的は、上記のよう
な従来の非同期式バスインタフェース装置あるいは同期
式バスインタフェース装置の欠点を克服するマイクロ・
コンピュータと周辺制御ユニットで構成される同期式バ
スインタフェース装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明の同期式バスイン
タフェース装置は、マイクロコンピュータと周辺制御ユ
ニットを同期式バスで接続する同期式バスインタフェー
ス装置において、基準クロックを入力しこれを分周し、
前記マイクロコンピュータに分周したクロックを供給す
るクロック分周手段と、前記マイクロコンピュータが前
記周辺制御ユニットにアクセスする際前記マイクロコン
ピュータが発生したアクセス要求信号を前記基準クロッ
クをベースに前記同期式バスの所定のタイミングに変換
するバスインタフェース変換手段とを備え、前記周辺制
御ユニットは前記基準クロックを入力し前記同期式バス
に接続され前記所定のタイミングで動作する構成であ
る。

【００１６】また、別の構成では、前記バスインタフェ
ース変換部は、前記マイクロコンピュータが発生したア
クセスサイクルの前半のタイミングで前記基準クロック
をベースに前記同期バスのサイクルを生成する手段と、
前記同期バス上のリードデータを保存するためのラッチ
とを備え、前記マイクロコンピュータがリードサイクル
を発生した場合には、前記同期バスサイクルが終了した
後、前記マイクロコンピュータ側のデータバス上に前記
ラッチの内容をドライブする手段を有する構成である。

【００１７】また、さらに別の構成では、前記バスイン
タフェース変換部は、前記マイクロコンピュータが発生
したアクセスサイクルの後半のタイミングで前記基準ク
ロックをベースに前記同期バスのサイクルを生成する手
段と、前記マイクロコンピュータが出力したアドレスを
保存するためのアドレスラッチとを備え、前記マイクロ
コンピュータがアクセスサイクルを発生した場合には、
前記アドレスラッチに前記アドレスをラッチし、前記同
期バスサイクルにあわせて前記同期バス上に前記ラッチ
の内容を出力する手段を有する構成である。

【００１８】またさらに別の構成では、前記クロック分
周手段は少なくとも複数とおりの周波数に分周する機能
を備え、前記マイクロコンピュータの命令により分周比
を決定する分周比生成手段を有し、前記バスインタフェ
ース変換手段は、前記分周比に応じて前記所定のタイミ
ングを生成する手段を有する構成である。

【００１９】

【実施例】次に、図面を用いて本発明の第１の実施例の
同期式バスインタフェース装置について詳細に説明す
る。

【００２０】図１は本発明の第１の実施例のブロック図
で、この実施例の同期式バスインタフェース装置は、Ｃ
ＰＵ１と、クロック６を入力しＣＰＵ１へ分周したクロ
ックを供給するクロック分周部２と、それぞれ周辺バス
８に接続される周辺制御ユニット３および４と、ＣＰＵ
１が周辺制御ユニットをアクセスする際に発生する信号
を周辺バス・タイミングに変換するバスインタフェース
変換部５と、クロック分周比を決める分周モードレジス
タ９とを有している。ＣＰＵ１のバスはアドレスおよび
データのセパレートバスになっている。

【００２１】また、図２を参照すると、バスインタフェ
ース変換部５は、リード信号２０、ライト信号２１、ア
ドレス・バス２２、データ・バス２３、クロック６およ
び分周モード信号２４のそれぞれを入力とする構成であ
る。さらに、このバスインタフェースは周辺バス８に対
する周辺リード信号３０、周辺ライト信号３１、周辺ア
ドレス・バス３２および周辺データ・バス３３のそれぞ
れを出力とする構成である。

【００２２】なお、アドレス・バス２２、データ・バス
２３、周辺アドレス・バス３２および周辺データ・バス
３３のそれぞれはいずれも１６ビット・バスである。

【００２３】さらに、ＣＰＵ１のリード信号２０がアク
ティブになると、すぐ周辺リード信号３０もアクティブ
になる。一方、２段のラッチ２５および２６を介して遅
延した信号４０はＮＡＮＤゲート２７に入力され、ここ
で分周モード信号２４と論理をとる。分周モード信号２
４は２分周、４分周または８分周のいずれかのモードに
設定されるとアクティブ（“１”）になる信号で、今の
ケースでは“１”となる。

【００２４】したがって、ＮＡＮＤゲート２７の出力信
号４１はリード信号２０がアクティブになって２クロッ
ク後に“０”レベルになり、ＡＮＤゲート２８の出力信
号、すなわち周辺リード信号３０もインアクティブにな
る。このように、２クロックだけ周辺リード信号３０を
アクティブにする回路である。

【００２５】なお、ラッチ２９はリードデータを格納す
るリードレジスタでリード信号２０がアクティブの期間
はデータバス２３をドライブする。また、ラッチ２９の
ラッチタイミングは周辺リード信号３０の立ち下がりで
ある。

【００２６】ライトの場合もほぼ同様で、ライト信号２
１がアクティブになってから２クロック間だけ周辺ライ
ト信号３１をアクティブにする回路を備えてある。リー
ドの場合と異なるのは、リードレジスタがないことと、
ライトデータを周辺バスにドライブするタイミングを周
辺ライト信号３１がアクティブの期間にしていることの
２点である。

【００２７】以上、２，４および８分周のそれぞれの場
合はもちろん、１６分周、３２分周と分周比を増やした
としてもバスインタフェース変換部５の構成は変える必
要がなく、共通に使用できるようになっている。

【００２８】次に、この実施例の同期式バスインタフェ
ース装置の動作について説明する。

【００２９】図１に示す各ユニットに供給されるクロッ
クは２種類あり、第１のクロックはクロック６である。
このクロックは本システムの基本となるクロックで外部
から供給される。クロック６で制御するユニットはクロ
ック分周部２，バスインタフェース変換部５，周辺制御
ユニット３および４である。

【００３０】第２のクロックはクロック７で、クロック
分周部２においてクロック６を分周して生成され、ＣＰ
Ｕ１に入力される。クロック分周部２では複数とおりの
分周比を選択できるようにするために、分周モードレジ
スタ９の内容を参照してクロック７を生成している。分
周モードレジスタ９は２ビットのレジスタで、そのレジ
スタの値が“００”のときは８分周、“０１”のときは
４分周、“１０”のときは２分周、“１１”のときは分
周なしの４通りのモードを設定する。設定はＣＰＵから
バス１０を介して行う。なお、全体を初期化するリセッ
ト信号（図示せず）によって“００”になる。

【００３１】次に、ＣＰＵ１が周辺制御ユニット３ある
いは４をアクセスしたときの動作について、図３を参照
して説明する。

【００３２】まず、分周モードレジスタ９の値が“０
１”のときの動作は以下のようになる。

【００３３】クロック６には１６ＭＨｚが供給されてい
るので、クロック７は４ＭＨｚである。つまり、周辺制
御ユニット３および４は１６ＭＨｚで、ＣＰＵ１は４Ｍ
Ｈｚで動作する。ＣＰＵ１は４ＭＨｚのクロック７に同
期したタイミングで周辺制御ユニットに対するリード・
サイクル（あるいはライト・サイクル）を発生する。バ
スインタフェース変換部５は、ＣＰＵ１からの信号を受
け、さらに分周モード・レジスタ９の内容をもとに周辺
バス８に対してバス・サイクルのタイミングを生成す
る。基本的にはＣＰＵ１が発生するバス・サイクルの最
初の２クロックで周辺バス８のタイミングを生成してい
る。

【００３４】ライト・サイクルの場合には、ＣＰＵ１の
バス・サイクルの最初でアクセス先のアドレスならびに
ライト・データが確定しているので周辺バス８のタイミ
ングにあわせたライトサイクルを簡単に生成することが
できる。

【００３５】リード・サイクルの場合にも、ライト・サ
イクル同様、周辺バス８のタイミングを生成するのは容
易であるが、リード・データの処置に工夫をしてある。
つまり、リード・データをＣＰＵ１が取込むタイミング
はリード・サイクルの後半であり、ここまで周辺制御ユ
ニットからリードしたデータを保持しておく必要がある
ので、バスインタフェース変換部５の内部にリード・レ
ジスタを備えている。

【００３６】分周モードレジスタ９の値が“００”およ
び“１０”のとき、すなわち８分周あるいは２分周のモ
ードのときの動作は、上述した４分周のときと同一であ
る。また、分周モードレジスタ９が“１１”のとき、す
なわち分周なしの場合は、ＣＰＵ１のバス１０と周辺バ
ス８を直結するようにバスインタフェース変換部５は動
作する。

【００３７】次に、本発明の第２の実施例の同期式バス
インタフェース装置について説明する。

【００３８】この実施例の基本構成を示す図４を参照す
ると、この第２の実施例の同期式バスインタフェース装
置の構成は、第１の実施例の構成とほぼ同様のものであ
るが、相違点は第１の実施例の構成要素の分周モードレ
ジスタ９から出力される分周モード信号２４がなく、バ
スインタフェース変換部４５へは分周モードレジスタの
内容そのものを入力する分周モードレジスタ４９を有す
る。

【００３９】それ以外は第１の実施例と同じ構成であ
り、同一構成要素には同一の参照符号が付してある。

【００４０】また、この実施例のバスインタフェース変
換部４５のブロック図を示す図５を参照すると、バスイ
ンタフェース変換部４５は、ＣＰＵ１からのライト信号
をカウンタ部５０において、分周モード（図６のタイミ
ング）のときは３クロック、８分周モードのときは７ク
ロック、それぞれ遅らせるように分周モードを初期値と
してカウントする。こうすると、周辺バスのアドレスデ
ータのアドレス／データの切換え時期を、ＣＰＵ１のア
ドレスデータ・バスのアドレス／データの切換え時期と
一致させることができるので、そのバスの内容をそのま
ま周辺バスに出力するようになっている。

【００４１】次に、この実施例の同期式バスインタフェ
ース装置の動作について説明する。

【００４２】このカウンタ５０は、クロックＣＬＫに同
期して値を１ずつ減算するダウンカウンタであり、初期
値としてはカウントイネーブル信号ＥＮがインアクティ
ブのタイミングでロード端子ＬＤの値をセットする。カ
ンウントイネーブル信号ＥＮがアクティブになるとカウ
ントを開始し、カウント値が“０”になると、カウンタ
の出力ＯＵＴがクロックだけアクティブになる。

【００４３】この出力信号からフリップフロップ５１と
ＯＲゲート５２によって、２クロック幅の信号を生成す
る。分周がない場合を除いてこの２クロック幅の信号が
周辺ライト信号になる。

【００４４】分周なしのモードのときにはカウンタ部の
出力が一定してアクティブになるので、ＡＮＤゲート５
３により入力のライト信号がそのまま出力される。リー
ド信号に関する回路も同様に構成される。本実施例で
も、周辺バスサイクルがＣＰＵのバスサイクルに比べて
早い時期に修了するので、第１の実施例で使用したリー
ドレジスタが必要である。

【００４５】また、ＣＰＵ１から供給される信号群がア
ドレス・データの時分割バスを前提としたものであり、
これに起因してバス・タイミングの生成方法が第１の実
施例と異なる。

【００４６】図６に示すように、ＣＰＵ１が発生したタ
イミングの中盤に周辺バスのタイミングを起動する。こ
れはライトの場合、ＣＰＵ１がライト・データを出力す
るのがＣＰＵ１のサイクルの後半の１クロックになるた
めに、周辺バスに対するバス・サイクルの起動の開始が
遅れることに起因する。

【００４７】以上、２つの実施例で示したように、周波
数の異なるＣＰＵと周辺ユニット間のインタフェースを
効率よく実現することができる。第１の実施例では、Ｃ
ＰＵのバスサイクルの序盤、第２の実施例ではＣＰＵの
バスサイクルの中盤を、周辺バスサイクルのタイミング
に対応させる。

【００４８】別の実現方法としては、ＣＰＵのバスサイ
クルの終盤を周辺バスのタイミングに対応させることも
容易である。これは、図５に示すタイミング生成回路の
カウンタ値を増やすことによって、ＣＰＵのバスサイク
ルの終了と周辺バスのサイクルの終了を一致させるよう
にすることができる。こうすると、リードレジスタが不
要になる。ただし、この場合ＣＰＵバスのアドレス出力
タイミングが周辺バスサイクルに対応できないので、ア
ドレスラッチが必要になる。いずれのタイミングであっ
てもほぼ同じような回路規模でインタフェース変換が実
現できる。

【００４９】

【発明の効果】以上説明したように、本発明は、従来の
非同期式バスインタフェース装置に比較してテスト時間
を少なくとも１桁以上短縮でき、非同期タイミングの組
合わせによる誤動作の可能性を完全になくすことができ
る効果を有する。

【００５０】また、従来の同期式バスンインタフェース
装置に比べて、クロック分周を利用することにより低消
費電力化を図ることができる。低消費電力化は形態機器
の最大の課題のひとつであり、バスインタフェース変換
部の回路規模の増大は対価としてあまりあるものがあ
る。

【００５１】ＣＰＵが周辺制御ユニットをアクセスする
際の時間についても、必要最小限の時間だけ周辺バスを
使用しているので、ＣＰＵが周辺バスを使用していない
時間帯に、例えば、ダイレクト・メモリ・アクセス・コ
ントローラなどのバス・マスタが効率的に周辺バスを使
用できる効果を有する。また、周辺制御ユニットの数が
多くなればなるほど、非同期式の場合よりも全体として
回路規模を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の同期式バスインタフェ
ース装置のブロック図である。

【図２】図１に示す第１の実施例のバスインタフェース
変換部の部分を示す図である。

【図３】図１に示す第１の実施例のタイミング図であ
る。

【図４】本発明の第２の実施例の同期式バスインタフェ
ース装置のブロック図である。

【図５】図４に示す第２の実施例のバスインタフェース
変換部の部分を示す図である。

【図６】図４に示す第２の実施例のタイミング図であ
る。

【図７】従来の非同期式バスインタフェース装置のブロ
ック図である。

【図８】従来の非同期式バスインタフェース装置のタイ
ミング図である。

【図９】従来の同期式バスインタフェース装置のブロッ
ク図である。

【図１０】従来の同期式バスインタフェース装置のタイ
ミング図である。

【符号の説明】

１ ＣＰＵ ２ クロック分周部 ３，４ 周辺制御ユニット ５，４５ バスインタフェース変換部 ６，７ クロック ８ 周辺バス ９，４９ 分周モードレジスタ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータと周辺制御ユニッ
   トを同期式バスで接続する同期式バスインタフェース装
   置において、基準クロックを入力しこれを分周し、前記
   マイクロコンピュータに分周したクロックを供給するク
   ロック分周手段と、前記マイクロコンピュータが前記周
   辺制御ユニットにアクセスする際前記マイクロコンピュ
   ータが発生したアクセス要求信号を前記基準クロックを
   ベースに前記同期式バスの所定のタイミングに変換する
   バスインタフェース変換手段とを備え、 前記周辺制御ユニットは前記基準クロックを入力し前記
   同期式バスに接続され前記所定のタイミングで動作する
   ことを特徴とする同期式バスインタフェース装置。
2. 【請求項２】 前記バスインタフェース変換部は、前記
   マイクロコンピュータが発生したアクセスサイクルの前
   半のタイミングで前記基準クロックをベースに前記同期
   バスのサイクルを生成する手段と、前記同期バス上のリ
   ードデータを保存するためのラッチとを備え、前記マイ
   クロコンピュータがリードサイクルを発生した場合に
   は、前記同期バスサイクルが終了した後、前記マイクロ
   コンピュータ側のデータバス上に前記ラッチの内容をド
   ライブする手段を有することを特徴とする請求項１記載
   の同期式バスインタフェース装置。
3. 【請求項３】 前記バスインタフェース変換部は、前記
   マイクロコンピュータが発生したアクセスサイクルの後
   半のタイミングで前記基準クロックをベースに前記同期
   バスのサイクルを生成する手段と、前記マイクロコンピ
   ュータが出力したアドレスを保存するためのアドレスラ
   ッチとを備え、前記マイクロコンピュータがアクセスサ
   イクルを発生した場合には、前記アドレスラッチに前記
   アドレスをラッチし、前記同期バスサイクルにあわせて
   前記同期バス上に前記ラッチの内容を出力する手段を有
   することを特徴とする請求項１または２記載の同期式バ
   スインタフェース装置。
4. 【請求項４】 前記クロック分周手段は少なくとも複数
   とおりの周波数に分周する機能を備え、前記マイクロコ
   ンピュータの命令により分周比を決定する分周比生成手
   段を有し、 前記バスインタフェース変換手段は、前記分周比に応じ
   て前記所定のタイミングを生成する手段を有することを
   特徴とする請求項１乃至３記載の同期式バスインタフェ
   ース装置。