JP2500688Y2 - インバ―タ装置 - Google Patents
インバ―タ装置Info
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- JP2500688Y2 JP2500688Y2 JP1989076935U JP7693589U JP2500688Y2 JP 2500688 Y2 JP2500688 Y2 JP 2500688Y2 JP 1989076935 U JP1989076935 U JP 1989076935U JP 7693589 U JP7693589 U JP 7693589U JP 2500688 Y2 JP2500688 Y2 JP 2500688Y2
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、例えば放電ランプ等の負荷に給電するイ
ンバータ装置に関するものである。
ンバータ装置に関するものである。
第10図に２個のスイッチング素子を直列接続しなる従
来のインバータ装置を示す。第10図において、Vsは商用
電源等の交流電源、SW1は電源スイッチ、DBは交流電源V
sの電圧を全波整流する全波整流器、C0は平滑コンデン
サである。
来のインバータ装置を示す。第10図において、Vsは商用
電源等の交流電源、SW1は電源スイッチ、DBは交流電源V
sの電圧を全波整流する全波整流器、C0は平滑コンデン
サである。
Q1およびQ2は直列接続されて全波整流器DBの出力端子
間に接続したスイッチング素子である。CHはチョークコ
イル、C3はコンデンサで、これらは共振回路を構成す
る。C2は直流カット用のコンデンサである。LDは、スイ
ッチング素子Q1，Q2の接続点と、全波整流器DBの何れか
一方の出力端子、第10図では負側の出力端子との間に上
記の共振回路を介して並列に接続された放電ランプ等の
負荷である。
間に接続したスイッチング素子である。CHはチョークコ
イル、C3はコンデンサで、これらは共振回路を構成す
る。C2は直流カット用のコンデンサである。LDは、スイ
ッチング素子Q1，Q2の接続点と、全波整流器DBの何れか
一方の出力端子、第10図では負側の出力端子との間に上
記の共振回路を介して並列に接続された放電ランプ等の
負荷である。
Ａはスイッチング素子Q1のオンオフを制御するインバ
ータ制御回路、Ｂはスイッチング素子Q2のオンオフを制
御するインバータ制御回路、VDCはインバータ制御回路
Ｂを駆動する駆動用電源である。R1は抵抗、ZD1はツェ
ナーダイオードからなる定電圧素子、C1はコンデンサ
で、これらはインバータ制御回路Ａの駆動用電源回路を
構成する。
ータ制御回路、Ｂはスイッチング素子Q2のオンオフを制
御するインバータ制御回路、VDCはインバータ制御回路
Ｂを駆動する駆動用電源である。R1は抵抗、ZD1はツェ
ナーダイオードからなる定電圧素子、C1はコンデンサ
で、これらはインバータ制御回路Ａの駆動用電源回路を
構成する。
このインバータ装置では、電源スイッチSW1をオンに
すると、交流電源Vsの電圧が全波整流器DBで整流され、
平滑コンデンサC0の平滑され、スイッチング素子Q1，Q2
の直列回路に印加される。制御用電源VDCが確保される
と、インバータ制御回路Ｂが動作を開始し、スイッチン
グ素子Q2をオンオフさせる。スイッチング素子Q2がオン
オフ動作を行うと、抵抗R1を介してコンデンサC1が充電
され、インバータ制御回路Ａの駆動用電源が形成され、
インバータ制御回路Ａの方も動作を開始し、スイッチン
グ素子Q1をオンオフさせる。この場合、インバータ制御
回路Ｂのｄ端子からインバータ制御回路Ａのｄ端子へ供
給される制御信号によって、両インバータ制御回路A,B
のスイッチング動作の同期がとられる。
すると、交流電源Vsの電圧が全波整流器DBで整流され、
平滑コンデンサC0の平滑され、スイッチング素子Q1，Q2
の直列回路に印加される。制御用電源VDCが確保される
と、インバータ制御回路Ｂが動作を開始し、スイッチン
グ素子Q2をオンオフさせる。スイッチング素子Q2がオン
オフ動作を行うと、抵抗R1を介してコンデンサC1が充電
され、インバータ制御回路Ａの駆動用電源が形成され、
インバータ制御回路Ａの方も動作を開始し、スイッチン
グ素子Q1をオンオフさせる。この場合、インバータ制御
回路Ｂのｄ端子からインバータ制御回路Ａのｄ端子へ供
給される制御信号によって、両インバータ制御回路A,B
のスイッチング動作の同期がとられる。
スイッチング素子Q1，Q2は概ね第11図（ａ）〜（ｄ）
の波形図に示すようなタイミングで動作する。第11図
（ａ）はスイッチング素子Q1に加えられるゲート信号V
G1（インバータ制御回路Ａのｃ端子より出力される）
を、同図（ｂ）はスイッチング素子Q2に加えられるゲー
ト信号VG1（インバータ制御回路Ｂのｃ端子より出力さ
れる）それぞれ示す。
の波形図に示すようなタイミングで動作する。第11図
（ａ）はスイッチング素子Q1に加えられるゲート信号V
G1（インバータ制御回路Ａのｃ端子より出力される）
を、同図（ｂ）はスイッチング素子Q2に加えられるゲー
ト信号VG1（インバータ制御回路Ｂのｃ端子より出力さ
れる）それぞれ示す。
両スイッチング素子Q1，Q2は、各々ゲート信号VG1，V
G2によって交互にオンオフ動作を行い、インバータとし
て動作する。各ゲート信号VG1，VG2には、スイッチング
素子Q1，Q2を同時にオンにさせないためのデッドタイム
DTが設けられている。
G2によって交互にオンオフ動作を行い、インバータとし
て動作する。各ゲート信号VG1，VG2には、スイッチング
素子Q1，Q2を同時にオンにさせないためのデッドタイム
DTが設けられている。
第11図（ｃ）はゲート信号VG1によってスイッチング
動作を行うスイッチング素子Q1のドレイン・ソース間電
圧V1およびドレイン電流I1の波形を、第11図（ｄ）はゲ
ート信号VG2によってスイッチング動作を行うスイッチ
ング素子Q2のドレイン・ソース間電圧V2およびドレイン
電流I2の波形をそれぞれ示す。
動作を行うスイッチング素子Q1のドレイン・ソース間電
圧V1およびドレイン電流I1の波形を、第11図（ｄ）はゲ
ート信号VG2によってスイッチング動作を行うスイッチ
ング素子Q2のドレイン・ソース間電圧V2およびドレイン
電流I2の波形をそれぞれ示す。
上記のスイッチング素子Q1，Q2によるインバータ動作
によって、チョークコイルCHおよびコンデンサC2，C3か
らなる共振回路が働き、負荷LDに高周波電力が供給され
る。この共振回路電流および負荷電流は正弦波状とな
り、スイッチング素子Q1，Q2を交互に流れる。
によって、チョークコイルCHおよびコンデンサC2，C3か
らなる共振回路が働き、負荷LDに高周波電力が供給され
る。この共振回路電流および負荷電流は正弦波状とな
り、スイッチング素子Q1，Q2を交互に流れる。
なお、インバータ制御回路A,Bにおいて、ａ端子は電
源端子、ｂ端子はグラウンド端子である。
源端子、ｂ端子はグラウンド端子である。
以上のような第10図のインバータ装置では、負荷LDへ
の給電の断続は、交流電源Vsと全波整流器DBとの間に設
けた電源スイッチSW1をオンオフすることにより行って
いた。この場合、負荷LDの容量が大きい場合や、全波整
流器DBの後段に平滑コンデンサC0を設けている場合に、
電源スイッチSW1の接点容量，耐ラッシュ電流性に対す
る十分な対策が必要となり、電源スイッチSW1の大型
化，コストアップ等の課題を有する。
の給電の断続は、交流電源Vsと全波整流器DBとの間に設
けた電源スイッチSW1をオンオフすることにより行って
いた。この場合、負荷LDの容量が大きい場合や、全波整
流器DBの後段に平滑コンデンサC0を設けている場合に、
電源スイッチSW1の接点容量，耐ラッシュ電流性に対す
る十分な対策が必要となり、電源スイッチSW1の大型
化，コストアップ等の課題を有する。
第12図に第10図の課題を解消することを目的として提
案されたインバータ装置を示す。このインバータ装置
は、電源スイッチSW1に代えて、インバータ制御回路Ｂ
の動作・不動作を切り換えるスイッチSW2を設け、この
スイッチSW2をインバータ制御回路Ｂのｅ端子とグラウ
ンド（ｂ端子）との間に接続したもので、その他は第10
図のものと同様である。
案されたインバータ装置を示す。このインバータ装置
は、電源スイッチSW1に代えて、インバータ制御回路Ｂ
の動作・不動作を切り換えるスイッチSW2を設け、この
スイッチSW2をインバータ制御回路Ｂのｅ端子とグラウ
ンド（ｂ端子）との間に接続したもので、その他は第10
図のものと同様である。
このインバータ装置では、スイッチSW2によってイン
バータ制御回路Ｂの動作・不動作を切り換えることによ
ってスイッチング素子Q1，Q2のインバータ動作を制御
し、これによって負荷LDへの給電を断続するようにして
いるので、第10図の回路のような大容量，耐ラッシュ性
が要求される電源スイッチSW1の代わりに、小容量で安
価なスイッチSW2を用いることができ、スイッチSW2の信
頼性の向上，小型化，低コスト化を図ることができる。
また、スイッチSW2を半導体スイッチング素子に置き換
え、インバータ装置から離れた場所からの微弱信号によ
る遠隔操作も容易となる。
バータ制御回路Ｂの動作・不動作を切り換えることによ
ってスイッチング素子Q1，Q2のインバータ動作を制御
し、これによって負荷LDへの給電を断続するようにして
いるので、第10図の回路のような大容量，耐ラッシュ性
が要求される電源スイッチSW1の代わりに、小容量で安
価なスイッチSW2を用いることができ、スイッチSW2の信
頼性の向上，小型化，低コスト化を図ることができる。
また、スイッチSW2を半導体スイッチング素子に置き換
え、インバータ装置から離れた場所からの微弱信号によ
る遠隔操作も容易となる。
その反面、インバータ制御回路A,Bで負荷LDへの給電
を断続する構成の場合、負荷LDへの給電を行っていない
状態、すなわちスイッチング素子Q1，Q2がインバータ動
作を行っていない状態でも、スイッチング素子Q1，Q2の
直列回路の両端間に電源電圧が印加され、この状態が長
時間継続することが考えられる。このような状態におい
ては、雷サージ等の外来ノイズによる過電圧が印加され
る確率が高くなり、また、スイッチング素子Q1，Q2に高
電圧が印加された状態が継続することによる劣化を考慮
すると、電源電圧に対して十分に余裕のある耐圧，信頼
性を有するスイッチング素子Q1，Q2を用いる必要があ
る。
を断続する構成の場合、負荷LDへの給電を行っていない
状態、すなわちスイッチング素子Q1，Q2がインバータ動
作を行っていない状態でも、スイッチング素子Q1，Q2の
直列回路の両端間に電源電圧が印加され、この状態が長
時間継続することが考えられる。このような状態におい
ては、雷サージ等の外来ノイズによる過電圧が印加され
る確率が高くなり、また、スイッチング素子Q1，Q2に高
電圧が印加された状態が継続することによる劣化を考慮
すると、電源電圧に対して十分に余裕のある耐圧，信頼
性を有するスイッチング素子Q1，Q2を用いる必要があ
る。
実際のインバータ装置においては、スイッチング素子
Q1，Q2がオフの状態での各スイッチング素子Q1，Q2への
印加電圧は、スイッチング素子Q1，Q2に並列接続される
負荷LDや共振回路やインバータ制御回路A,B等の接続条
件で決まり、両スイッチング素子Q1，Q2に均等な電圧
（電源電圧の1/2）が印加されない場合が多い。このよ
うな場合、スイッチング素子Q1，Q2の信頼性が特に問題
となる。
Q1，Q2がオフの状態での各スイッチング素子Q1，Q2への
印加電圧は、スイッチング素子Q1，Q2に並列接続される
負荷LDや共振回路やインバータ制御回路A,B等の接続条
件で決まり、両スイッチング素子Q1，Q2に均等な電圧
（電源電圧の1/2）が印加されない場合が多い。このよ
うな場合、スイッチング素子Q1，Q2の信頼性が特に問題
となる。
第12図の例では、負荷LDはコンデンサC2によって直流
的に遮断されるため、負荷LDの抵抗分は無視することが
できるが、スイッチング素子Q1を制御するインバータ制
御回路Ａの駆動用電源を確保するための回路、すなわち
抵抗R1，定電圧素子ZD1，インバータ制御回路Ａ自体等
の直流抵抗分は比較的小さいので、無視できない。これ
らが第13図に示すようにスイッチング素子Q1に並列接続
された等価抵抗Rx1として表され、スイッチング素子Q1
にはほとんど電圧が印加されず、スイッチング素子Q2に
大部分の電圧が印加されることになる。すなわち、スイ
ッチング素子Q2の両端に印加される電圧VQ2は電圧V
0（全波整流器DBの出力端子の電圧）に略等しくなる。
的に遮断されるため、負荷LDの抵抗分は無視することが
できるが、スイッチング素子Q1を制御するインバータ制
御回路Ａの駆動用電源を確保するための回路、すなわち
抵抗R1，定電圧素子ZD1，インバータ制御回路Ａ自体等
の直流抵抗分は比較的小さいので、無視できない。これ
らが第13図に示すようにスイッチング素子Q1に並列接続
された等価抵抗Rx1として表され、スイッチング素子Q1
にはほとんど電圧が印加されず、スイッチング素子Q2に
大部分の電圧が印加されることになる。すなわち、スイ
ッチング素子Q2の両端に印加される電圧VQ2は電圧V
0（全波整流器DBの出力端子の電圧）に略等しくなる。
したがって、スイッチング素子Q2の信頼性確保の観点
より、耐圧余裕度を十分に考慮する必要があり、大型
化，コスト高となる。また、特性上の制約からスイッチ
ング素子Q1，Q2として同一特性のものが必要な場合に
は、さらに不利となる。
より、耐圧余裕度を十分に考慮する必要があり、大型
化，コスト高となる。また、特性上の制約からスイッチ
ング素子Q1，Q2として同一特性のものが必要な場合に
は、さらに不利となる。
第14図に第12図の課題を解消することを目的として提
案された他のインバータ装置を示す。このインバータ装
置は、交流電源Vsの電圧を降圧する降圧トランスＴを設
け、降圧トランスＴの一方の二次巻線の誘起電圧をダイ
オードD1，抵抗R5，コンデンサC4およびツェナーダイオ
ード等の定電圧素子ZD2で直流電圧に変換し、インバー
タ制御回路Ａに対して駆動用電源として供給する。また
同様に、降圧トランスＴの他方の二次巻線の誘起電圧を
ダイオードD2，抵抗R6，コンデンサC5およびツェナーダ
イオード等の定電圧素子ZD3で直流電圧に変換し、イン
バータ制御回路Ｂに対して駆動用電源として供給する。
案された他のインバータ装置を示す。このインバータ装
置は、交流電源Vsの電圧を降圧する降圧トランスＴを設
け、降圧トランスＴの一方の二次巻線の誘起電圧をダイ
オードD1，抵抗R5，コンデンサC4およびツェナーダイオ
ード等の定電圧素子ZD2で直流電圧に変換し、インバー
タ制御回路Ａに対して駆動用電源として供給する。また
同様に、降圧トランスＴの他方の二次巻線の誘起電圧を
ダイオードD2，抵抗R6，コンデンサC5およびツェナーダ
イオード等の定電圧素子ZD3で直流電圧に変換し、イン
バータ制御回路Ｂに対して駆動用電源として供給する。
インバータ制御回路A,Bの駆動用電源以外の構成は第1
2図のものと同様である。
2図のものと同様である。
このインバータ装置では、スイッチング素子Q1に並列
に存在していた駆動用電源回路をスイッチング素子Q1か
ら切り離すことができ、第12図のインバータ装置の説明
で述べたような問題は解消することができる。
に存在していた駆動用電源回路をスイッチング素子Q1か
ら切り離すことができ、第12図のインバータ装置の説明
で述べたような問題は解消することができる。
しかし、そのために降圧トランスＴが必要となり、全
体として大型化するとともにコスト高になるという課題
があった。
体として大型化するとともにコスト高になるという課題
があった。
この考案の目的は、信頼性を損なうことなく小型化，
低コスト化を図ることができるインバータ装置を提供す
ることである。
低コスト化を図ることができるインバータ装置を提供す
ることである。
請求項（１）記載のインバータ装置は、インバータ制
御回路Ｂを不動作にすることにより直列接続した第１お
よび第２のスイッチング素子Q1，Q2をオフにする第１の
スイッチSW3を設け、第１および第２のスイッチング素
子Q1，Q2のいずれか一方に並列に存在する直流抵抗回路
Rx1を第１のスイッチSW3に連動して第１および第２のス
イッチング素子Q1，Q2のいずれか一方から切り離す第２
のスイッチQ3を設けている（第１図参照）。
御回路Ｂを不動作にすることにより直列接続した第１お
よび第２のスイッチング素子Q1，Q2をオフにする第１の
スイッチSW3を設け、第１および第２のスイッチング素
子Q1，Q2のいずれか一方に並列に存在する直流抵抗回路
Rx1を第１のスイッチSW3に連動して第１および第２のス
イッチング素子Q1，Q2のいずれか一方から切り離す第２
のスイッチQ3を設けている（第１図参照）。
請求項（２）記載のインバータ装置では、請求項
（１）記載のインバータ装置において、第１および第２
のスイッチング素子Q1，Q2のオフ時に第１および第２の
スイッチング素子Q1，Q2の分担電圧を均等にする第１お
よび第２の分圧用素子R3，R4を第１および第２のスイッ
チング素子Q1，Q2にそれぞれ並列接続している（第２図
参照）。
（１）記載のインバータ装置において、第１および第２
のスイッチング素子Q1，Q2のオフ時に第１および第２の
スイッチング素子Q1，Q2の分担電圧を均等にする第１お
よび第２の分圧用素子R3，R4を第１および第２のスイッ
チング素子Q1，Q2にそれぞれ並列接続している（第２図
参照）。
請求項（３）のインバータ装置は、インバータ制御回
路Ｂを不動作にすることにより直列接続した第１および
第２のスイッチング素子Q1，Q2をオフにする第１のスイ
ッチSW3を設け、第１および第２のスイッチング素子
Q1，Q2のいずれか一方に並列に存在する直流抵抗回路R
x1と同程度の抵抗値を有する印加電圧抑制回路Rx2と第
１のスイッチSW3に連動してオンとなる第２のスイッチQ
3′との直列回路を第１および第２のスイッチング素子Q
1，Q2のいずれか他方に並列に接続している（第３図参
照）。
路Ｂを不動作にすることにより直列接続した第１および
第２のスイッチング素子Q1，Q2をオフにする第１のスイ
ッチSW3を設け、第１および第２のスイッチング素子
Q1，Q2のいずれか一方に並列に存在する直流抵抗回路R
x1と同程度の抵抗値を有する印加電圧抑制回路Rx2と第
１のスイッチSW3に連動してオンとなる第２のスイッチQ
3′との直列回路を第１および第２のスイッチング素子Q
1，Q2のいずれか他方に並列に接続している（第３図参
照）。
請求項（４）のインバータ装置は、インバータ制御回
路Ｂを不動作にすることにより直列接続した第１および
第２のスイッチング素子Q1，Q2をオフにする第１のスイ
ッチSW3を設け、第１および第２のスイッチング素子
Q1，Q2にそれぞれ並列に存在する第１および第２の直流
抵抗回路Rx1，Rx1′の抵抗値差に対応した抵抗値を有す
る印加電圧抑制回路Rx2と第１のスイッチSW3に連動して
オンとなる第２のスイッチQ3′との直列回路を第１およ
び第２の直流抵抗回路Rx1，Rx1′のいずれか抵抗値の大
きい方に並列に接続している（第３図および第５図参
照）。
路Ｂを不動作にすることにより直列接続した第１および
第２のスイッチング素子Q1，Q2をオフにする第１のスイ
ッチSW3を設け、第１および第２のスイッチング素子
Q1，Q2にそれぞれ並列に存在する第１および第２の直流
抵抗回路Rx1，Rx1′の抵抗値差に対応した抵抗値を有す
る印加電圧抑制回路Rx2と第１のスイッチSW3に連動して
オンとなる第２のスイッチQ3′との直列回路を第１およ
び第２の直流抵抗回路Rx1，Rx1′のいずれか抵抗値の大
きい方に並列に接続している（第３図および第５図参
照）。
請求項（５）のインバータ装置は、インバータ制御回
路Ｂを不動作にすることにより第１および第２のスイッ
チング素子Q1，Q2をオフにするスイッチSW2を設け、第
１のスイッチング素子Q1の両端間の電圧を入力とする第
１の駆動用電源回路DN1と第２のスイッチング素子Q2の
両端間の電圧を入力とする第２の駆動用電源回路DN2と
を設け、第１の駆動用電源回路DN1から第１のインバー
タ制御回路Ａに給電するとともに、第２の駆動用電源回
路DN2から第２のインバータ制御回路Ｂに給電したもの
である（第９図参照）。
路Ｂを不動作にすることにより第１および第２のスイッ
チング素子Q1，Q2をオフにするスイッチSW2を設け、第
１のスイッチング素子Q1の両端間の電圧を入力とする第
１の駆動用電源回路DN1と第２のスイッチング素子Q2の
両端間の電圧を入力とする第２の駆動用電源回路DN2と
を設け、第１の駆動用電源回路DN1から第１のインバー
タ制御回路Ａに給電するとともに、第２の駆動用電源回
路DN2から第２のインバータ制御回路Ｂに給電したもの
である（第９図参照）。
請求項（１）記載の構成によれば、第１のスイッチSW
2を操作してインバータ制御回路Ｂの動作を停止させ、
第１および第２のスイッチング素子Q1，Q2をオフにして
負荷LDへの給電を停止させると、これに連動して第２の
スイッチQ3がオフとなって、第１および第２のスイッチ
ング素子Q1，Q2のいずれか一方に並列に存在する直流抵
抗回路Rx1が切り離されることになる。この結果、第１
および第２のスイッチング素子Q1，Q2の直列回路の両端
間に印加される電圧を第１および第２のスイッチング素
子Q1，Q2がほぼ均等に分担することになる。
2を操作してインバータ制御回路Ｂの動作を停止させ、
第１および第２のスイッチング素子Q1，Q2をオフにして
負荷LDへの給電を停止させると、これに連動して第２の
スイッチQ3がオフとなって、第１および第２のスイッチ
ング素子Q1，Q2のいずれか一方に並列に存在する直流抵
抗回路Rx1が切り離されることになる。この結果、第１
および第２のスイッチング素子Q1，Q2の直列回路の両端
間に印加される電圧を第１および第２のスイッチング素
子Q1，Q2がほぼ均等に分担することになる。
請求項（２）記載の構成によれば、第１および第２の
スイッチング素子Q1，Q2にそれぞれ並列に接続された第
１および第２の分圧用素子R3，R4によって、第１および
第２のスイッチング素子Q1，Q2のオフ時における第１お
よび第２のスイッチング素子Q1，Q2の分担電圧が第１お
よび第２のスイッチング素子Q1，Q2の特性差にかかわら
ず均等になる。
スイッチング素子Q1，Q2にそれぞれ並列に接続された第
１および第２の分圧用素子R3，R4によって、第１および
第２のスイッチング素子Q1，Q2のオフ時における第１お
よび第２のスイッチング素子Q1，Q2の分担電圧が第１お
よび第２のスイッチング素子Q1，Q2の特性差にかかわら
ず均等になる。
請求項（３）記載の構成によれば、請求項（１）記載
のものと同様にして負荷LDへの給電を停止させると、こ
れに連動して第２のスイッチQ3′がオンとなって、第１
および第２のスイッチング素子Q1，Q2のいずか他方に印
加電圧抑制回路Rx2が並列に接続されることになる。こ
の結果、第１および第２のスイッチング素子Q1，Q2に並
列に存在する直流抵抗分がバランスし、第１および第２
のスイッチング素子Q1，Q2の直列回路の両端間に印加さ
れる電圧を第１および第２のスイッチング素子Q1，Q2が
ほぼ均等に分担することになる。
のものと同様にして負荷LDへの給電を停止させると、こ
れに連動して第２のスイッチQ3′がオンとなって、第１
および第２のスイッチング素子Q1，Q2のいずか他方に印
加電圧抑制回路Rx2が並列に接続されることになる。こ
の結果、第１および第２のスイッチング素子Q1，Q2に並
列に存在する直流抵抗分がバランスし、第１および第２
のスイッチング素子Q1，Q2の直列回路の両端間に印加さ
れる電圧を第１および第２のスイッチング素子Q1，Q2が
ほぼ均等に分担することになる。
請求項（４）記載の構成によれば、請求項（１）記載
のものと同様にして負荷LDへの給電を停止させると、こ
れに連動して第２のスイッチQ3′がオンとなって、第１
および第２の直流抵抗回路Rx1，Rx1′のいずれか抵抗値
の大きい方に印加電圧抑制回路Rx2が並列に接続される
ことになる。この結果、第１および第２のスイッチング
素子Q1，Q2に並列に存在する直流抵抗分がバランスし、
第１および第２のスイッチング素子Q1，Q2の直列回路の
両端間に印加される電圧を第１および第２のスイッチン
グ素子Q1，Q2がほぼ均等に分担することになる。
のものと同様にして負荷LDへの給電を停止させると、こ
れに連動して第２のスイッチQ3′がオンとなって、第１
および第２の直流抵抗回路Rx1，Rx1′のいずれか抵抗値
の大きい方に印加電圧抑制回路Rx2が並列に接続される
ことになる。この結果、第１および第２のスイッチング
素子Q1，Q2に並列に存在する直流抵抗分がバランスし、
第１および第２のスイッチング素子Q1，Q2の直列回路の
両端間に印加される電圧を第１および第２のスイッチン
グ素子Q1，Q2がほぼ均等に分担することになる。
請求項（５）記載の構成によれば、第１のスイッチン
グ素子Q1と並列に第１の駆動用電源回路DN1が設けられ
るとともに、第２のスイッチング素子Q2と並列に第２の
駆動用電源回路DN2が設けられるので、第１および第２
のスイッチング素子Q1，Q2とそれぞれ並列に存在する直
流抵抗分がバランスする。この結果、第１および第２の
スイッチング素子Q1，Q2の直列回路の両端間に印加され
る電圧を第１および第２のスイッチング素子Q1，Q2がほ
ぼ均等に分担することになる。
グ素子Q1と並列に第１の駆動用電源回路DN1が設けられ
るとともに、第２のスイッチング素子Q2と並列に第２の
駆動用電源回路DN2が設けられるので、第１および第２
のスイッチング素子Q1，Q2とそれぞれ並列に存在する直
流抵抗分がバランスする。この結果、第１および第２の
スイッチング素子Q1，Q2の直列回路の両端間に印加され
る電圧を第１および第２のスイッチング素子Q1，Q2がほ
ぼ均等に分担することになる。
以下、この考案の実施例を図面を参照しながら説明す
る。
る。
第１図はこの考案の第１の実施例のインバータ装置を
示す（請求項（１）に対応する）。このインバータ装置
は、インバータ制御回路Ｂを不動作にすることによりス
イッチング素子Q1，Q2をオフにするスイッチSW2を設
け、スイッチング素子Q1に並列に存在する直流抵抗回路
Rx1（スイッチング素子Q1，Q2の印加電圧の不均衡に大
きく影響する要素で、比較的インピーダンスが低い）を
スイッチSW3に連動してスイッチング素子Q1から切り離
す例えばトランジスタからなるスイッチQ3を設けてい
る。
示す（請求項（１）に対応する）。このインバータ装置
は、インバータ制御回路Ｂを不動作にすることによりス
イッチング素子Q1，Q2をオフにするスイッチSW2を設
け、スイッチング素子Q1に並列に存在する直流抵抗回路
Rx1（スイッチング素子Q1，Q2の印加電圧の不均衡に大
きく影響する要素で、比較的インピーダンスが低い）を
スイッチSW3に連動してスイッチング素子Q1から切り離
す例えばトランジスタからなるスイッチQ3を設けてい
る。
その他の構成は第12図のものと同様である。
このインバータ装置では、スイッチSW3によってイン
バータ制御回路Ｂが動作し、したがって、スイッチング
素子Q1，Q2がスイッチングを行っているときは、スイッ
チSW3はスイッチQ3であるトランジスタへ抵抗R2を通し
てベース電流を供給してスイッチQ3をオンにしている。
バータ制御回路Ｂが動作し、したがって、スイッチング
素子Q1，Q2がスイッチングを行っているときは、スイッ
チSW3はスイッチQ3であるトランジスタへ抵抗R2を通し
てベース電流を供給してスイッチQ3をオンにしている。
一方、スイッチSW3によりインバータ制御回路Ｂを不
動作にすると、これに連動してスイッチSW3がスイッチQ
3であるトランジスタへのベース電流の供給を遮断し、
これによってスイッチQ3をオフにする。この結果、スイ
ッチング素子Q1に並列に存在する直流抵抗回路Rx1、す
なわちインバータ制御回路Ａおよびその駆動電源回路を
構成する抵抗R1，定電圧素子ZD1およびコンデンサC1の
回路がスイッチング素子Q1から切り離されることにな
る。したがって、スイッチング素子Q1，Q2に略均等に電
圧印加されることになり、スイッチング素子Q2に集中的
に電圧が印加されるのを防止することができる。
動作にすると、これに連動してスイッチSW3がスイッチQ
3であるトランジスタへのベース電流の供給を遮断し、
これによってスイッチQ3をオフにする。この結果、スイ
ッチング素子Q1に並列に存在する直流抵抗回路Rx1、す
なわちインバータ制御回路Ａおよびその駆動電源回路を
構成する抵抗R1，定電圧素子ZD1およびコンデンサC1の
回路がスイッチング素子Q1から切り離されることにな
る。したがって、スイッチング素子Q1，Q2に略均等に電
圧印加されることになり、スイッチング素子Q2に集中的
に電圧が印加されるのを防止することができる。
その他の動作は第12図のものと同様である。
この実施例では、スイッチング素子Q1と並列に存在す
る直流抵抗回路Rx1をインバータ制御回路Ｂの動作停止
に伴うスイッチング素子Q1，Q2のオフ時に、スイッチン
グ素子Q1から切り離すようにしたので、スイッチング素
子Q2への集中的な電圧印加を抑えることができ、スイッ
チング素子Q2の耐圧、場合によってはスイッチング素子
Q1の耐圧も低く設定することが可能となる。したがって
信頼性を損なうことなく小型化、低コスト化を図ること
ができる。
る直流抵抗回路Rx1をインバータ制御回路Ｂの動作停止
に伴うスイッチング素子Q1，Q2のオフ時に、スイッチン
グ素子Q1から切り離すようにしたので、スイッチング素
子Q2への集中的な電圧印加を抑えることができ、スイッ
チング素子Q2の耐圧、場合によってはスイッチング素子
Q1の耐圧も低く設定することが可能となる。したがって
信頼性を損なうことなく小型化、低コスト化を図ること
ができる。
また、両スイッチング素子Q1，Q2として同じ特性のも
のを使用することが可能で、特性の相違による設計上の
配慮も不要である。また、スイッチSW3の信頼性の向
上，小型化，低コスト化は当然達成できる。
のを使用することが可能で、特性の相違による設計上の
配慮も不要である。また、スイッチSW3の信頼性の向
上，小型化，低コスト化は当然達成できる。
第２図にこの考案の第２の実施例のインバータ装置を
示す（請求項（２）に対応する）。このインバータ装置
は、スイッチング素子Q1，Q2にそれぞれ例えば抵抗から
なる分圧用素子R3，R4を並列に接続したものである。こ
の分圧用素子R3，R4は、スイッチング素子Q1，Q2のオフ
時にスイッチング素子Q1，Q2の分担電圧を同一にするよ
うに抵抗値を設定している。
示す（請求項（２）に対応する）。このインバータ装置
は、スイッチング素子Q1，Q2にそれぞれ例えば抵抗から
なる分圧用素子R3，R4を並列に接続したものである。こ
の分圧用素子R3，R4は、スイッチング素子Q1，Q2のオフ
時にスイッチング素子Q1，Q2の分担電圧を同一にするよ
うに抵抗値を設定している。
その他の構成は第１図のものと同様である。
この実施例によれば、スイッチング素子Q1，Q2のオフ
時において、スイッチング素子Q1，Q2の特性差にかかわ
らずスイッチング素子Q1，Q2に加わる電圧が略同じにな
り、スイッチング素子Q2の耐圧を第１図の実施例により
低く設定することができる。その他の動作は第１図のも
のと同様である。
時において、スイッチング素子Q1，Q2の特性差にかかわ
らずスイッチング素子Q1，Q2に加わる電圧が略同じにな
り、スイッチング素子Q2の耐圧を第１図の実施例により
低く設定することができる。その他の動作は第１図のも
のと同様である。
この実施例のものは、第１の実施例よりも信頼性，小
型化，低コスト化の効果は高い。
型化，低コスト化の効果は高い。
なお、分圧用素子R3，R4としては、印加電圧の均等化
のために新たに追加する場合の他、負荷状態検出回路な
ど、インバータ周辺回路で等価的に分圧用素子を設定す
る場合も含まれる。
のために新たに追加する場合の他、負荷状態検出回路な
ど、インバータ周辺回路で等価的に分圧用素子を設定す
る場合も含まれる。
また、上記実施例では、スイッチング素子Q1を制御す
るインバータ制御回路Ａおよびその駆動用電源回路（抵
抗R1，定電圧素子ZD1，コンデンサC1）がスイッチング
素子Q1，Q2への印加電圧の不均等を誘発する直流抵抗回
路Rx1として示したが、スイッチング素子Q1，Q2の電圧
不均衡を誘発する直流抵抗回路は、上記のものに限定さ
れることはない。
るインバータ制御回路Ａおよびその駆動用電源回路（抵
抗R1，定電圧素子ZD1，コンデンサC1）がスイッチング
素子Q1，Q2への印加電圧の不均等を誘発する直流抵抗回
路Rx1として示したが、スイッチング素子Q1，Q2の電圧
不均衡を誘発する直流抵抗回路は、上記のものに限定さ
れることはない。
負荷LDおよび共振回路等からなる負荷回路の構成も実
施例の構成に限定されることはなく、どのようなもので
もよい。また、インバータ回路自体の構成も、ハーフブ
リッジ構成，フルブリッジ構成など、直列接続されて交
互にオンオフする２個のスイッチング素子を有するイン
バータ回路ならどのようなものにものこの考案を適用で
きる。
施例の構成に限定されることはなく、どのようなもので
もよい。また、インバータ回路自体の構成も、ハーフブ
リッジ構成，フルブリッジ構成など、直列接続されて交
互にオンオフする２個のスイッチング素子を有するイン
バータ回路ならどのようなものにものこの考案を適用で
きる。
第３図にこの考案の第３の実施例のインバータ装置を
示す（請求項（３）に対応する）。このインバータ装置
は、インバータ制御回路Ｂを不動作にすることによりス
イッチング素子Q1，Q2をオフにするスイッチSW3を設
け、スイッチング素子Q1に並列に存在する直流抵抗回路
Rx1と同程度の抵抗値を有する印加電圧制御回路Rx2とス
イッチSW3に連動してオンとなるスイッチQ3′との直列
回路をスイッチング素子Q2に並列に設けたものである。
示す（請求項（３）に対応する）。このインバータ装置
は、インバータ制御回路Ｂを不動作にすることによりス
イッチング素子Q1，Q2をオフにするスイッチSW3を設
け、スイッチング素子Q1に並列に存在する直流抵抗回路
Rx1と同程度の抵抗値を有する印加電圧制御回路Rx2とス
イッチSW3に連動してオンとなるスイッチQ3′との直列
回路をスイッチング素子Q2に並列に設けたものである。
印加電圧抑制回路Rx2は、具体的には、例えば第４図
（ａ）に示すような抵抗、または第４図（ｂ）に示すよ
うな定電圧素子（ツェナーダイオード）、またはインダ
クタンス素子、あるいはそれらを組み合わせたもの、例
えば第４図（ｃ）のようなインダクタンス素子と抵抗の
直列回路などが考えられる。
（ａ）に示すような抵抗、または第４図（ｂ）に示すよ
うな定電圧素子（ツェナーダイオード）、またはインダ
クタンス素子、あるいはそれらを組み合わせたもの、例
えば第４図（ｃ）のようなインダクタンス素子と抵抗の
直列回路などが考えられる。
その他の構成は第12図のものと同様である。
このインバータ装置では、スイッチSW3によってイン
バータ制御回路Ｂが動作し、したがってスイッチング素
子Q1，Q2がスイッチングを行っているときは、スイッチ
SW3はスイッチQ3′であるトランジスタへのベース電流
の供給を遮断してスイッチQ3′をオフにしている。
バータ制御回路Ｂが動作し、したがってスイッチング素
子Q1，Q2がスイッチングを行っているときは、スイッチ
SW3はスイッチQ3′であるトランジスタへのベース電流
の供給を遮断してスイッチQ3′をオフにしている。
一方、スイッチSW3によりインバータ制御回路Ｂを不
動作にすると、これに連動してスイッチSW3がスイッチQ
3′であるトランジスタへのベース電流の供給を開始
し、これによってスイッチQ3′をオンにする。この結
果、スイッチング素子Q1に並列に存在する直流抵抗回路
Rx1、すなわちインバータ制御回路Ａおよびその駆動電
源回路を構成する抵抗R1，定電圧素子ZD1およびコンデ
ンサC1の回路と同程度の抵抗値を有する印加電圧抑制回
路Rx2がスイッチング素子Q2と並列に接続されることに
なる。この結果、スイッチング素子Q1，Q2に均等に電圧
印加されることになり、スイッチング素子Q2に集中的に
電圧が印加されるのを防止することができる。
動作にすると、これに連動してスイッチSW3がスイッチQ
3′であるトランジスタへのベース電流の供給を開始
し、これによってスイッチQ3′をオンにする。この結
果、スイッチング素子Q1に並列に存在する直流抵抗回路
Rx1、すなわちインバータ制御回路Ａおよびその駆動電
源回路を構成する抵抗R1，定電圧素子ZD1およびコンデ
ンサC1の回路と同程度の抵抗値を有する印加電圧抑制回
路Rx2がスイッチング素子Q2と並列に接続されることに
なる。この結果、スイッチング素子Q1，Q2に均等に電圧
印加されることになり、スイッチング素子Q2に集中的に
電圧が印加されるのを防止することができる。
その他の動作は第12図のものと同様である。
この実施例では、スイッチング素子Q1と並列に存在す
る直流抵抗回路Rx1と同程度の抵抗値を有する印加電圧
抑制回路Rx2をインバータ制御回路Ｂの動作停止に伴う
スイッチング素子Q1，Q2のオフ時に、スイッチング素子
Q2に並列に接続するようにしたので、スイッチング素子
Q2への集中的な電圧印加を抑え、両スイッチング素子
Q1，Q2へ略均等に電圧印加することができ、スイッチン
グ素子Q2の耐圧、場合によってはスイッチング素子Q1の
耐圧も低く設定することが可能となる。したがって、信
頼性を損なうことなく小型化，低コスト化を図ることが
できる。
る直流抵抗回路Rx1と同程度の抵抗値を有する印加電圧
抑制回路Rx2をインバータ制御回路Ｂの動作停止に伴う
スイッチング素子Q1，Q2のオフ時に、スイッチング素子
Q2に並列に接続するようにしたので、スイッチング素子
Q2への集中的な電圧印加を抑え、両スイッチング素子
Q1，Q2へ略均等に電圧印加することができ、スイッチン
グ素子Q2の耐圧、場合によってはスイッチング素子Q1の
耐圧も低く設定することが可能となる。したがって、信
頼性を損なうことなく小型化，低コスト化を図ることが
できる。
なお、インバータ装置の中には、第５図の概略図で示
すように、スイッチング素子Q1に直流抵抗回路Rx1が並
列に存在するだけでなく、スイッチング素子Q2の方にも
直流抵抗回路Rx1′が存在する場合がある（請求項
（４）に対応する）。このような場合には、直流抵抗回
路Rx1，Rx1′のうち抵抗値の大きい方、例えば直流抵抗
回路Rx1′に印加電圧抑制回路Rx2とスイッチQ3′との直
列回路を並列接続することになる。
すように、スイッチング素子Q1に直流抵抗回路Rx1が並
列に存在するだけでなく、スイッチング素子Q2の方にも
直流抵抗回路Rx1′が存在する場合がある（請求項
（４）に対応する）。このような場合には、直流抵抗回
路Rx1，Rx1′のうち抵抗値の大きい方、例えば直流抵抗
回路Rx1′に印加電圧抑制回路Rx2とスイッチQ3′との直
列回路を並列接続することになる。
この場合、例えば直流抵抗回路Rx1の抵抗値と直流抵
抗回路Rx1′および印加電圧抑制回路Rx2の合成抵抗値と
が同程度になるように設定して両スイッチング素子Q1，
Q2に電圧が均等に印加されるようにする。
抗回路Rx1′および印加電圧抑制回路Rx2の合成抵抗値と
が同程度になるように設定して両スイッチング素子Q1，
Q2に電圧が均等に印加されるようにする。
この場合にも、第３図のものと同様の効果が得られ
る。
る。
第６図にこの考案の第４の実施例のインバータ装置を
示す。このインバータ装置は、スイッチング素子Q1に並
列に接続される負荷回路Ｋおよび負荷状態検出回路Ｍが
前記した直流抵抗回路Rx1と同様の直流抵抗回路となっ
ている場合の例を示している。このような回路の場合、
負荷回路Ｋおよび負荷状態検出回路Ｍの抵抗分も勘案し
て印加電圧抑制回路Rx2の抵抗値を設定する必要があ
る。
示す。このインバータ装置は、スイッチング素子Q1に並
列に接続される負荷回路Ｋおよび負荷状態検出回路Ｍが
前記した直流抵抗回路Rx1と同様の直流抵抗回路となっ
ている場合の例を示している。このような回路の場合、
負荷回路Ｋおよび負荷状態検出回路Ｍの抵抗分も勘案し
て印加電圧抑制回路Rx2の抵抗値を設定する必要があ
る。
第７図にこの考案の第５の実施例のインバータ装置を
示す。このインバータ装置は、ハーフブリッジ構成のも
のを示している。第７図において、C6，C7はコンデンサ
である。Ｎは負荷回路である。
示す。このインバータ装置は、ハーフブリッジ構成のも
のを示している。第７図において、C6，C7はコンデンサ
である。Ｎは負荷回路である。
スイッチング素子Q1，Q2を制御する構成は、第３図に
示したインバータ装置と同様である。
示したインバータ装置と同様である。
第８図にこの考案の第６の実施例のインバータ装置を
示す。このインバータ装置は、フルブリッジ構成のもの
を示している。第８図において、Q4，Q5はそれぞれスイ
ッチング素子、Rx3は直流抵抗回路Rx1と同様の直流抵抗
回路、Rx4は印加電圧抑制回路Rx2と同様の印加電圧抑制
回路、Q3″はスイッチQ3′と同様のスイッチである。
示す。このインバータ装置は、フルブリッジ構成のもの
を示している。第８図において、Q4，Q5はそれぞれスイ
ッチング素子、Rx3は直流抵抗回路Rx1と同様の直流抵抗
回路、Rx4は印加電圧抑制回路Rx2と同様の印加電圧抑制
回路、Q3″はスイッチQ3′と同様のスイッチである。
スイッチング素子Q1，Q2，Q4，Q5を制御する構成は、
第３図に示したたインバータ装置と同様である。
第３図に示したたインバータ装置と同様である。
第９図にこの考案の第７の実施例のインバータ装置を
示す（請求項（５）に対応する）。このインバータ装置
は、インバータ制御回路Ｂを不動作にすることによりス
イッチング素子Q1，Q2をオフにするスイッチSW2を設
け、スイッチング素子Q1の両端間の電圧を入力とする駆
動用電源回路DN1とスイッチング素子Q2の両端間の電圧
を入力とする駆動用電源回路DN2とを設け、駆動用電源
回路DN1からインバータ制御回路Ａに給電するととも
に、駆動用電源回路DN2からインバータ制御回路Ｂに給
電したものである。
示す（請求項（５）に対応する）。このインバータ装置
は、インバータ制御回路Ｂを不動作にすることによりス
イッチング素子Q1，Q2をオフにするスイッチSW2を設
け、スイッチング素子Q1の両端間の電圧を入力とする駆
動用電源回路DN1とスイッチング素子Q2の両端間の電圧
を入力とする駆動用電源回路DN2とを設け、駆動用電源
回路DN1からインバータ制御回路Ａに給電するととも
に、駆動用電源回路DN2からインバータ制御回路Ｂに給
電したものである。
駆動用電源回路DN1は、抵抗R5およびコンデンサC4の
直列回路と、コンデンサC4に並列接続した定電圧素子ZD
2からなり、定電圧素子ZD2の両端の電圧をインバータ制
御回路Ａに駆動用電源として供給している。
直列回路と、コンデンサC4に並列接続した定電圧素子ZD
2からなり、定電圧素子ZD2の両端の電圧をインバータ制
御回路Ａに駆動用電源として供給している。
駆動用電源回路DN2は、抵抗R6およびコンデンサC5の
直列回路と、コンデンサC5に並列接続した定電圧素子ZD
3とからなり、定電圧素子ZD3の両端の電圧をインバータ
制御回路Ｂに駆動用電源として供給している。
直列回路と、コンデンサC5に並列接続した定電圧素子ZD
3とからなり、定電圧素子ZD3の両端の電圧をインバータ
制御回路Ｂに駆動用電源として供給している。
その他の構成は第４図のもの同様である。
このインバータ装置では、全波整流器DBの両端に得ら
れる直流電圧がスイッチング素子Q1，Q2の直列回路に印
加されるとともに、抵抗R5，コンデンサC4，抵抗R6，コ
ンデンサC5の直列回路に印加され、コンデンサC4，C5が
充電され、その電圧が定電圧素子ZD2，ZD3のツェナー電
圧まで上昇する。コンデンサC4，C5の電圧が所定値まで
達すると、スイッチング素子Q1，Q2がインバータ制御回
路A,Bの作用で交互にオンオフを開始する。スイッチン
グ素子Q1，Q2がオンオフを開始すると、抵抗R5，コンデ
ンサC4，抵抗R6，コンデンサC5の充電経路は消滅する。
ところが、スイッチング素子Q2のオン時に抵抗R5，コン
デンサC4，スイッチング素子Q2の充電経路が形成される
ので、コンデンサC4の端子電圧は所定の電圧値に維持さ
れ、また、スイッチング素子Q1のオン時に抵抗R6，コン
デンサC5，スイッチング素子Q2の充電経路が形成される
ので、コンデンサC5の端子電圧は所定の電圧値に維持さ
れる。したがって、スイッチング素子Q1，Q2を制御する
インバータ制御回路A,Bに対して駆動用電源の供給を続
けることになる。
れる直流電圧がスイッチング素子Q1，Q2の直列回路に印
加されるとともに、抵抗R5，コンデンサC4，抵抗R6，コ
ンデンサC5の直列回路に印加され、コンデンサC4，C5が
充電され、その電圧が定電圧素子ZD2，ZD3のツェナー電
圧まで上昇する。コンデンサC4，C5の電圧が所定値まで
達すると、スイッチング素子Q1，Q2がインバータ制御回
路A,Bの作用で交互にオンオフを開始する。スイッチン
グ素子Q1，Q2がオンオフを開始すると、抵抗R5，コンデ
ンサC4，抵抗R6，コンデンサC5の充電経路は消滅する。
ところが、スイッチング素子Q2のオン時に抵抗R5，コン
デンサC4，スイッチング素子Q2の充電経路が形成される
ので、コンデンサC4の端子電圧は所定の電圧値に維持さ
れ、また、スイッチング素子Q1のオン時に抵抗R6，コン
デンサC5，スイッチング素子Q2の充電経路が形成される
ので、コンデンサC5の端子電圧は所定の電圧値に維持さ
れる。したがって、スイッチング素子Q1，Q2を制御する
インバータ制御回路A,Bに対して駆動用電源の供給を続
けることになる。
スイッチング素子Q1，Q2によるインバータ動作は先に
述べたものと同様である。
述べたものと同様である。
一方、スイッチSW2によって、インバータ制御回路Ｂ
の動作を停止させた場合には、スイッチング素子Q1，Q2
がオンオフ動作を停止してオフ状態となり、上記したス
イッチング素子Q1，Q2を通るコンデンサC4，C5の充電経
路に消滅するが、抵抗R5，コンデンサC4，抵抗R6，コン
デンサC5の充電経路が形成され、コンデンサC4，C5が所
定の電圧を維持するため、インバータ制御回路A,Bへの
駆動用電源の供給は持続する。したがって、スイッチン
グ素子Q1，Q2に対してインバータ制御回路A,Bはそれぞ
れオフにする信号を供給しつづけることになる。
の動作を停止させた場合には、スイッチング素子Q1，Q2
がオンオフ動作を停止してオフ状態となり、上記したス
イッチング素子Q1，Q2を通るコンデンサC4，C5の充電経
路に消滅するが、抵抗R5，コンデンサC4，抵抗R6，コン
デンサC5の充電経路が形成され、コンデンサC4，C5が所
定の電圧を維持するため、インバータ制御回路A,Bへの
駆動用電源の供給は持続する。したがって、スイッチン
グ素子Q1，Q2に対してインバータ制御回路A,Bはそれぞ
れオフにする信号を供給しつづけることになる。
このインバータ装置は、インバータ制御回路Ａに駆動
用電源を供給する駆動用電源回路DN1をスイッチング素
子Q1と並列に接続するとともに、インバータ制御回路Ｂ
に駆動用電源を供給する駆動用電源回路DN2をスイッチ
ング素子Q2と並列に接続したので、スイッチング素子
Q1，Q2に直流抵抗回路がそれぞれ並列接続され、それら
の抵抗値がほぼ等しいので、スイッチング素子Q1，Q2の
オフ時にスイッチング素子Q1，Q2に印加される電圧が略
均等になる。この結果、スイッチング素子Q1，Q2のいず
れか一方への集中的な電圧印加を抑え、両スイッチング
素子Q1，Q2へ略均等に電圧印加することができ、スイッ
チング素子Q1，Q2の耐圧を低く設定することが可能とな
る。したがって、信頼性を損なうことなく小型化，低コ
スト化を図ることができる。
用電源を供給する駆動用電源回路DN1をスイッチング素
子Q1と並列に接続するとともに、インバータ制御回路Ｂ
に駆動用電源を供給する駆動用電源回路DN2をスイッチ
ング素子Q2と並列に接続したので、スイッチング素子
Q1，Q2に直流抵抗回路がそれぞれ並列接続され、それら
の抵抗値がほぼ等しいので、スイッチング素子Q1，Q2の
オフ時にスイッチング素子Q1，Q2に印加される電圧が略
均等になる。この結果、スイッチング素子Q1，Q2のいず
れか一方への集中的な電圧印加を抑え、両スイッチング
素子Q1，Q2へ略均等に電圧印加することができ、スイッ
チング素子Q1，Q2の耐圧を低く設定することが可能とな
る。したがって、信頼性を損なうことなく小型化，低コ
スト化を図ることができる。
また、スイッチSW2によって、スイッチング素子Q1，Q
2のオンオフ動作を停止させてオフ状態を維持させる場
合においても、インバータ制御回路A,Bへの駆動用電源
が確保され、インバータ制御回路A,Bの出力信号（ロー
インピーダンス状態）でもってスイッチング素子Q1，Q2
を安定してオフ状態に保つことができ、外来ノイズ、雷
サージ等によるスイッチング素子Q1，Q2の誤動作を防止
することができる。
2のオンオフ動作を停止させてオフ状態を維持させる場
合においても、インバータ制御回路A,Bへの駆動用電源
が確保され、インバータ制御回路A,Bの出力信号（ロー
インピーダンス状態）でもってスイッチング素子Q1，Q2
を安定してオフ状態に保つことができ、外来ノイズ、雷
サージ等によるスイッチング素子Q1，Q2の誤動作を防止
することができる。
請求項（１）記載のインバータ装置によれば、第１の
スイッチに連動する第２のスイッチで直流抵抗回路を第
１および第２のスイッチング素子のオフ時に切り離すよ
うにしているので、第１および第２のスイッチング素子
の直列回路の両端間に印加される電圧を第１および第２
のスイッチング素子でほぼ均等に分担させることがで
き、スイッチング素子の耐圧を大きくする必要がなくな
り、信頼性を損なうことなく小型化，低コスト化を図る
ことができる。
スイッチに連動する第２のスイッチで直流抵抗回路を第
１および第２のスイッチング素子のオフ時に切り離すよ
うにしているので、第１および第２のスイッチング素子
の直列回路の両端間に印加される電圧を第１および第２
のスイッチング素子でほぼ均等に分担させることがで
き、スイッチング素子の耐圧を大きくする必要がなくな
り、信頼性を損なうことなく小型化，低コスト化を図る
ことができる。
請求項（２）記載のインバータ装置によれば、第１お
よび第２のスイッチング素子に第１および第２の分圧用
素子にそれぞれ並列に接続したので、第１および第２の
スイッチング素子のオフ時における第１および第２のス
イッチング素子の分担電圧を第１および第２のスイッチ
ング素子の特性差にかかわらず均等にすることができ、
請求項（１）と同様の効果を達成できる。
よび第２のスイッチング素子に第１および第２の分圧用
素子にそれぞれ並列に接続したので、第１および第２の
スイッチング素子のオフ時における第１および第２のス
イッチング素子の分担電圧を第１および第２のスイッチ
ング素子の特性差にかかわらず均等にすることができ、
請求項（１）と同様の効果を達成できる。
請求項（３）記載のインバータ装置によれば、第１お
よび第２のスイッチング素子のいずれか一方に直流抵抗
回路が存在する場合において、第１および第２のスイッ
チング素子のオフ時に第１のスイッチに連動する第２の
スイッチで第１および第２のスイッチング素子のいずれ
か他方に印加電圧抑制回路を並列に接続するようにした
ので、第１および第２のスイッチング素子の直列回路の
両端間に印加される電圧を第１および第２のスイッチン
グ素子でほぼ均等に分担させることができ、請求項
（１）と同様の効果を達成できる。
よび第２のスイッチング素子のいずれか一方に直流抵抗
回路が存在する場合において、第１および第２のスイッ
チング素子のオフ時に第１のスイッチに連動する第２の
スイッチで第１および第２のスイッチング素子のいずれ
か他方に印加電圧抑制回路を並列に接続するようにした
ので、第１および第２のスイッチング素子の直列回路の
両端間に印加される電圧を第１および第２のスイッチン
グ素子でほぼ均等に分担させることができ、請求項
（１）と同様の効果を達成できる。
請求項（４）記載のインバータ装置によれば、第１お
よび第２のスイッチング素子の両方に直流抵抗回路が存
在する場合において、第１および第２のスイッチング素
子のオフ時に第１のスイッチに連動する第２のスイッチ
で第１および第２の直流抵抗回路のいずれか抵抗値の大
きい方に印加電圧抑制回路を並列に接続するようにした
ので、第１および第２のスイッチング素子の直列回路の
両端間に印加される電圧を第１および第２のスイッチン
グ素子でほぼ均等に分担させることができ、請求項
（１）と同様の効果を達成できる。
よび第２のスイッチング素子の両方に直流抵抗回路が存
在する場合において、第１および第２のスイッチング素
子のオフ時に第１のスイッチに連動する第２のスイッチ
で第１および第２の直流抵抗回路のいずれか抵抗値の大
きい方に印加電圧抑制回路を並列に接続するようにした
ので、第１および第２のスイッチング素子の直列回路の
両端間に印加される電圧を第１および第２のスイッチン
グ素子でほぼ均等に分担させることができ、請求項
（１）と同様の効果を達成できる。
請求項（５）記載のインバータ装置によれば、第１の
スイッチング素子と並列に第１の駆動用電源回路を設け
るとともに、第２のスイッチング素子と並列に第２の駆
動用電源回路を設けたので、第１および第２のスイッチ
ング素子とそれぞれ並列に存在する直流抵抗分をバラン
スさせることができ、第１および第２のスイッチング素
子の直列回路の両端間に印加される電圧を第１および第
２のスイッチング素子でほぼ均等に分担させることがで
き、請求項（１）と同様の効果を達成できる。
スイッチング素子と並列に第１の駆動用電源回路を設け
るとともに、第２のスイッチング素子と並列に第２の駆
動用電源回路を設けたので、第１および第２のスイッチ
ング素子とそれぞれ並列に存在する直流抵抗分をバラン
スさせることができ、第１および第２のスイッチング素
子の直列回路の両端間に印加される電圧を第１および第
２のスイッチング素子でほぼ均等に分担させることがで
き、請求項（１）と同様の効果を達成できる。
第１図はこの考案の第１の実施例のインバータ装置の構
成を示す回路図、第２図はこの考案の第２の実施例のイ
ンバータ装置の構成を示す回路図、第３図はこの考案の
第３の実施例のインバータ装置の構成を示す回路図、第
４図は第３図における印加電圧抑制回路の具体構成例を
示す回路図、第５図はこの考案の第４の実施例のインバ
ータ装置の構成を示す概略回路図、第６図はこの考案の
第５の実施例のインバータ装置の構成を示す概略回路
図、第７図はこの考案の第６の実施例のインバータ装置
の構成を示す概略回路図、第８図はこの考案の第７の実
施例のインバータ装置の構成を示す概略回路図、第９図
はこの考案の第８の実施例のインバータ装置の構成を示
す回路図、第10図はインバータ装置の従来例の回路図、
第11図は第10図の各部の波形図、第12図はインバータ装
置の提案例の回路図、第13図は第12図の等価回路図、第
14図はインバータ装置の他の提案例の回路図である。 Q1，Q2…スイッチング素子、A,B…インバータ制御回
路、LD…負荷、Rx1，Rx1′…直流抵抗回路、Rx2…印加
電圧抑制回路、SW3…スイッチ、Q3、Q3′…スイッチ、D
N1，DN2…駆動用電源回路
成を示す回路図、第２図はこの考案の第２の実施例のイ
ンバータ装置の構成を示す回路図、第３図はこの考案の
第３の実施例のインバータ装置の構成を示す回路図、第
４図は第３図における印加電圧抑制回路の具体構成例を
示す回路図、第５図はこの考案の第４の実施例のインバ
ータ装置の構成を示す概略回路図、第６図はこの考案の
第５の実施例のインバータ装置の構成を示す概略回路
図、第７図はこの考案の第６の実施例のインバータ装置
の構成を示す概略回路図、第８図はこの考案の第７の実
施例のインバータ装置の構成を示す概略回路図、第９図
はこの考案の第８の実施例のインバータ装置の構成を示
す回路図、第10図はインバータ装置の従来例の回路図、
第11図は第10図の各部の波形図、第12図はインバータ装
置の提案例の回路図、第13図は第12図の等価回路図、第
14図はインバータ装置の他の提案例の回路図である。 Q1，Q2…スイッチング素子、A,B…インバータ制御回
路、LD…負荷、Rx1，Rx1′…直流抵抗回路、Rx2…印加
電圧抑制回路、SW3…スイッチ、Q3、Q3′…スイッチ、D
N1，DN2…駆動用電源回路
Claims (5)
- 【請求項１】直列接続した第１および第２のスイッチン
グ素子をインバータ制御回路で交互にオンオフ動作させ
て負荷に電力供給するインバータ装置において、 前記インバータ制御回路を不動作にすることにより前記
第１および第２のスイッチング素子をオフにする第１の
スイッチを設け、前記第１および第２のスイッチング素
子のいずれか一方に並列に存在する直流抵抗回路を前記
第１のスイッチに連動して前記第１および第２のスイッ
チング素子のいずれか一方から切り離す第２のスイッチ
を設けたことを特徴とするインバータ装置。 - 【請求項２】第１および第２のスイッチング素子のオフ
時に前記第１および第２のスイッチング素子の分担電圧
を均等にする第１および第２の分圧用素子を前記第１お
よび第２のスイッチング素子にそれぞれ並列接続した請
求項（１）記載のインバータ装置。 - 【請求項３】直列接続した第１および第２のスイッチン
グ素子をインバータ制御回路で交互にオンオフ動作させ
て負荷に電力供給するインバータ装置において、 前記インバータ制御回路を不動作にすることにより前記
第１および第２のスイッチング素子をオフにする第１の
スイッチを設け、前記第１および第２のスイッチング素
子のいずれか一方に並列に存在する直流抵抗回路と同程
度の抵抗値を有する印加電圧抑制回路と前記第１のスイ
ッチに連動してオンとなる第２のスイッチとの直列回路
を前記第１および第２のスイッチング素子のいずれか他
方に並列に接続したことを特徴とするインバータ装置。 - 【請求項４】直列接続した第１および第２のスイッチン
グ素子をインバータ制御回路で交互にオンオフ動作させ
て負荷に電力供給するインバータ装置において、 前記インバータ制御回路を不動作にすることにより前記
第１および第２のスイッチング素子をオフにする第１の
スイッチを設け、前記第１および第２のスイッチング素
子にそれぞれ並列に存在する第１および第２の直流抵抗
回路の抵抗値差に対応した抵抗値を有する印加電圧抑制
回路と前記第１のスイッチに連動してオンとなる第２の
スイッチの直列回路を前記第１および第２の直流抵抗回
路のいずれか抵抗値の大きい方に並列に接続したことを
特徴とするインバータ装置。 - 【請求項５】直列接続した第１および第２のスイッチン
グ素子を第１および第２のインバータ制御回路でそれぞ
れ交互にオンオフ動作させて負荷に電力供給するインバ
ータ装置において、 前記インバータ制御回路を不動作にすることにより前記
第１および第２のスイッチング素子をオフにするスイッ
チを設け、前記第１のスイッチング素子の両端間の電圧
を入力とする第１の駆動用電源回路と前記第２のスイッ
チング素子の両端間の電圧を入力とする第２の駆動用電
源回路とを設け、前記第１の駆動用電源回路から前記第
１のインバータ制御回路に給電するとともに、前記第２
の駆動用電源回路から前記第２のインバータ制御回路に
給電したことを特徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989076935U JP2500688Y2 (ja) | 1989-06-27 | 1989-06-27 | インバ―タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989076935U JP2500688Y2 (ja) | 1989-06-27 | 1989-06-27 | インバ―タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314990U JPH0314990U (ja) | 1991-02-14 |
| JP2500688Y2 true JP2500688Y2 (ja) | 1996-06-12 |
Family
ID=31618852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989076935U Expired - Lifetime JP2500688Y2 (ja) | 1989-06-27 | 1989-06-27 | インバ―タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500688Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5858035B2 (ja) * | 2013-12-27 | 2016-02-10 | ダイキン工業株式会社 | 過電圧保護回路 |
| CN110022115B (zh) * | 2013-12-27 | 2022-12-20 | 大金工业株式会社 | 电机驱动装置 |
| JP2015128358A (ja) * | 2013-12-27 | 2015-07-09 | ダイキン工業株式会社 | 電力変換装置、及びモータ駆動装置 |
| CN105850031B (zh) * | 2013-12-27 | 2019-01-18 | 大金工业株式会社 | 电机驱动装置 |
-
1989
- 1989-06-27 JP JP1989076935U patent/JP2500688Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314990U (ja) | 1991-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |