JP2025041261A - 半導体装置 - Google Patents

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Kazuya Konishi
紘平 迫
Kohei Sako
直之 川畑
Naoyuki Kawabata
勇 中村
Isamu Nakamura
翔瑠 大塚
Kakeru Otsuka
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Abstract

Figure 2025041261000001
【課題】半導体装置において、トレンチ端部のホール密度を低減することで電界の増加を抑制し、アバランシェ耐圧を向上した半導体装置を提供すること目的とする。
【解決手段】半導体装置の外周領域４０に位置するトレンチ７の延伸方向の外周部において、下部電極１０のうち上部電極９よりも外側まで延設されている下部電極の延設部１０ａを、前記上部電極９の端部を覆うように、前記半導体基板の上面までさらに延設し、トレンチ７の幅を、トレンチ端部７ａにおいて最も狭くする。
【選択図】図３

Description

本開示は、半導体装置に関する。
特許文献１には、トレンチ内部の電極を上下に分割したスプリットゲート構造を有するＭＯＳＦＥＴが備えられた半導体装置が開示されている。特許文献１に記載された発明は、半導体装置の外周部において、トレンチの幅を広くすることで、外周部に位置するトレンチ端部の耐圧を向上させるものである。また、半導体スイッチング素子をＭＯＳＦＥＴ以外のＩＧＢＴとした場合でも、当該発明を適用できる旨が記載されている。
特開２０２１－１２８９４８号公報
特許文献１に記載された半導体装置は、キャリアの動きに対する考慮が不十分である。例として、ターンオフスイッチング時のトレンチ端部におけるホール密度の増加が考えられる。具体的には、ターンオフスイッチング時においてトレンチ端部にホールが高密度で流れ込みトレンチ端部でのホール密度が増加する。そうすると、ホール密度の増加に伴って空間電荷が増加するため、電界が増加しアバランシェが発生する。特にこの現象はバイポーラデバイスにおけるＩＧＢＴ（Insulated Gate Bipolar Transistor）で顕著に発生する。特許文献１に記載された発明をＩＧＢＴに適用した場合、外周部に位置するトレンチ端部において、トレンチの幅が広くなるため、トレンチとトレンチ間の領域が狭くなり、ホール密度が増加しやすい。そのため、ホール密度の増加に伴って電界が増加し、アバランシェ耐圧が低下する。
本開示は上記した問題点を解決するためになされたものであり、トレンチ端部のホール密度を低減することで電界の増加を抑制し、アバランシェ耐圧を向上した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、半導体スイッチング素子が構成されている活性領域と、前記活性領域の外側のゲート電極が設けられている外周領域が存在する半導体装置であって、前記半導体スイッチング素子は、第１導電型ドリフト層と、前記第１導電型ドリフト層の上面側に配設された第２導電型ベース層と、前記第２導電型ベース層の上面側に配設された第１導電型ソース層と、前記第１導電型ドリフト層の下面側に配設された第２導電型コレクタ層と、前記第１導電型ソース層と電気的に接続されるエミッタ電極と、前記第２導電型コレクタ層と電気的に接続されるコレクタ電極と、を備え、前記第１導電型ソース層の上面から前記第２導電型コレクタ層の下面までの範囲を半導体基板とし、前記半導体基板の上面から、前記第１導電型ドリフト層に達するまで深さ方向に貫通し、前記活性領域から前記外周領域に向かって延伸する複数のトレンチと、前記複数のトレンチそれぞれを覆う層間絶縁膜と、をさらに備え、前記複数のトレンチそれぞれは、前記トレンチ内部において、絶縁膜を介して、下部電極と、境界絶縁膜、および上部電極が順に積層されて２段構造をなし、前記下部電極は、前記エミッタ電極と電気的に接続され、前記上部電極は、前記ゲート電極と電気的に接続され、前記外周領域に位置する前記トレンチの延伸方向の外周部において、前記下部電極のうち前記上部電極よりも外側まで延設されている下部電極の延設部が、前記上部電極の端部を覆うように、前記半導体基板の上面までさらに延設され、前記トレンチの幅は、前記トレンチ端部において最も狭くなる半導体装置である。
本開示に係る半導体装置によれば、トレンチ端部のホール密度を低減することで電界の増加を抑制し、アバランシェ耐圧を向上できる。
実施の形態１に係る半導体装置の全体平面図である。 実施の形態１に係る半導体装置の図１中のＡ―Ａ断面図である。 実施の形態１に係る半導体装置の図１中のＢ－Ｂ断面図である。 実施の形態１に係る半導体装置の図１中のＣにおける拡大平面図である。 実施の形態１に係る半導体装置のトレンチ外周部における拡大平面図である。 実施の形態２に係る半導体装置のトレンチ外周部における拡大平面図である。 実施の形態２に係る半導体装置のトレンチ外周部における拡大平面図である。 実施の形態３に係る半導体装置のトレンチ外周部における拡大平面図である。 実施の形態３に係る半導体装置のトレンチ外周部における拡大平面図である。 実施の形態３に係る半導体装置のトレンチ外周部における拡大平面図である。 実施の形態４に係る半導体装置のトレンチ外周部における拡大平面図である。
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
また、説明の便宜のため、以下では、図１～図１１に示すように半導体装置１００の幅方向をｘ方向、ｘ方向に対して交差する半導体装置１００の奥行方向をｙ方向、半導体装置１００の厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
実施の形態１．
実施の形態１について図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置１００全体の上面構成を模式的に示す平面図である。図１に示すように、半導体装置１００には、半導体スイッチング素子が構成される活性領域３０と、活性領域３０の周囲に外周領域４０が存在している。さらに、トレンチ７が活性領域３０から外周領域４０に向かって、Ｙ方向に延伸するように設けられている。Ｙ方向をトレンチ７の延伸方向とする。また、複数のトレンチ７が、トレンチ７の延伸方向と直行する方向であるＸ方向において隣り合うように設けられている。図１では、トレンチ７の数を５個で示しているが、トレンチ７の数は、これに限るものではない。また、本実施形態では、スプリットゲートのトレンチ構造を有し、半導体スイッチング素子として、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）を用いる半導体装置を例に挙げて説明する。以下、図２～図５に基づいて本実施形態の半導体装置１００の詳細な構造について説明する。
図２は、実施の形態１に係る半導体装置１００の活性領域３０におけるトレンチ７延伸方向と直行する方向の断面図である。なお、図２は、図１に示された一点鎖線Ａ―Ａにおける断面を示している。図３は、実施の形態１に係るトレンチ７延伸方向と平行な方向の断面図である。なお、図３は、図１に示された一点鎖線Ｂ－Ｂにおける断面を示している。図４は、実施の形態１に係る半導体装置１００のトレンチ７の外周部における平面図である。なお、図４は、図１に示された領域Ｃにおける拡大図および、図２に示された点線Ｃにおける平面図を示している。図５は、図４で示されたトレンチ７の変形例を示す平面図である。
まず、図２、図３を用いて、半導体装置１００の断面構成を説明する。図２に示すように、半導体装置１００は、活性領域３０において半導体スイッチング素子が構成されている。半導体スイッチング素子は、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２、ｐ型ベース層３、ｎ＋型ソース層４、ｎ型バッファ層５、ｐ型コレクタ層６、トレンチ７、上部絶縁膜８ａ、下部絶縁膜８ｂ、上部電極９、下部電極１０、境界絶縁膜１１、層間絶縁膜１２、エミッタ電極１３およびコレクタ電極１４を含む。また、図３に示すように、外周領域４０において、ゲート電極１５が設けられている。
活性領域３０における半導体基板の第１主面は、ｎ＋型ソース層４および図示しないｐ＋型コンタクト層の表面（上面）に対応する。第１主面は、半導体基板の上面である。半導体基板の第２主面は、ｐ型コレクタ層６の表面（下面）に対応する。第２主面は、第１主面とは反対側の面であって半導体基板の下面である。図２において、半導体基板はｎ＋型ソース層４およびｐ＋型コンタクト層の上面からｐ型コレクタ層６の下面までの範囲に対応する。
ｎ－型ドリフト層１は、半導体基板からなる。ｎ－型ドリフト層１は、半導体基板の第１主面と第２主面との間に設けられている。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を含む半導体層であり、ｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１５／ｃｍ３以下である。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１３／ｃｍ３以上１．０Ｅ＋１７／ｃｍ３以下である。ｎ型キャリア蓄積層２を設けることによって、電流が流れた際の通電損失を低減できる。なお、半導体装置１００は、ｎ型キャリア蓄積層２が設けられずに、ｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよく、ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と定められていてもよい。
ｐ型ベース層３は、ｎ型キャリア蓄積層２に対して半導体基板の第１主面側に設けられている。ｐ型ベース層３は、ｐ型不純物として、例えばボロンまたはアルミニウム等を含む半導体層であり、ｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１９／ｃｍ３以下である。ｐ型ベース層３は、トレンチ７の上部絶縁膜８ａに接している。上部電極９にゲート駆動電圧が印加された場合、ｐ型ベース層３にチャネルが形成される。
ｎ＋型ソース層４は、ｐ型ベース層３に対して半導体基板の第１主面側に設けられている。そのｎ＋型ソース層４は、半導体基板の表層として、ｐ型ベース層３の上方に選択的に設けられている。ｎ＋型ソース層４は、ｎ型不純物として、例えばヒ素またはリン等を含む半導体層であり、ｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１７／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。ｎ＋型ソース層４は、トレンチ７の上部絶縁膜８ａに接している。また、ｎ＋型ソース層４は、ｎ＋型エミッタ層と言われる場合がある。
ｐ＋型コンタクト層は、図示はしないが、ｐ型ベース層３に対して半導体基板の第１主面側に設けられている。そのｐ＋型コンタクト層は、半導体基板の表層として、ｐ型ベース層３の上方に選択的に設けられている。ｐ＋型コンタクト層は、ｐ型ベース層３の上方において、トレンチ７の延伸方向に沿って、ｎ＋型ソース層４が設けられていない領域に設けられている。ｐ＋型コンタクト層は、ｐ型不純物として、例えばボロンまたはアルミニウム等を含む半導体層であり、ｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１５／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。なお、ｐ＋型コンタクト層は、ｐ型ベース層３よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層とｐ型ベース層３とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層とｐ型ベース層３とを合わせて１つのｐ型ベース層３と定められていてもよい。
ｎ型バッファ層５は、ｎ－型ドリフト層１に対して半導体基板の第２主面側に設けられている。ｎ型バッファ層５は、ｎ型不純物として、例えばリンおよびプロトンのうち少なくとも一方を含む半導体層であり、ｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１８／ｃｍ３以下である。ｎ型バッファ層５は、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高い。ｎ型バッファ層５は、半導体装置１００がオフ状態の場合に、空乏層がｐ型ベース層３から第２主面側に伸びパンチスルーが発生することを低減する。ｎ型バッファ層５とｎ－型ドリフト層１とは、合わせて１つのｎ－型ドリフト層１と定められていてもよい。さらには、ｎ型キャリア蓄積層２とｎ型バッファ層５とｎ－型ドリフト層１とが、合わせて１つのｎ－型ドリフト層１と定められていてもよい。また、ｎ型バッファ層５は、必ずしも必要ではなく、ｎ型バッファ層５の領域にｎ－型ドリフト層１が設けられていてもよい。
ｐ型コレクタ層６は、ｎ型バッファ層５に対して半導体基板の第２主面側に設けられている。ｐ型コレクタ層６は、ｐ型不純物として、例えばボロンまたはアルミニウム等を含む半導体層であり、ｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１６／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。
トレンチ７は、半導体基板の第１主面、つまり半導体基板の上面に設けられている。トレンチ７は、半導体基板の第１主面からｎ＋型ソース層４と、ｐ型ベース層３を厚み方向に貫通し、ｎ－型ドリフト層１に達している。
また、トレンチ７の内壁面は、絶縁膜８によって覆われている。絶縁膜８については、単独の膜で構成されていても良いが、本実施形態の場合は、トレンチ７のうちの上方部分を覆っている上部絶縁膜８ａと下方部分を覆っている下部絶縁膜８ｂとによって構成されている。上部絶縁膜８ａは、トレンチ７の上方部分の側面を覆い、下部絶縁膜８ｂは、トレンチ７の底部から下方部分の側面を覆っている。上部絶縁膜８ａ、下部絶縁膜８ｂは、例えば、酸化膜である。なお、下部絶縁膜８ｂの厚みを上部絶縁膜８ａの厚みよりも厚くしてもよい。このような構成にすることで、後述するトレンチ端部７ａにおいて、電界集中による絶縁膜破壊を抑制できる。
さらに、トレンチ７は、内部に上部電極９と下部電極１０の２つの電極を有する２段構造、すなわちスプリットゲート構造を有している。トレンチ７内には、上部絶縁膜８ａを介して上部電極９が設けられ、上部電極９の第２主面側には下部絶縁膜８ｂを介して下部電極１０が設けられている。また、境界絶縁膜１１によって上部電極９と下部電極１０とが絶縁されている。つまり、トレンチ７の内部において、絶縁膜を介して、下部電極、境界絶縁膜、および上部電極が順に積層されて２段構造をなしている。ここで、下部電極１０は、下部絶縁膜８ｂを介してｎ－型ドリフト層１に対向している。なお、上部電極９の底部はｐ型ベース層３よりも第２主面側に位置している。
上部電極９、下部電極１０は、ｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて形成されており、ポリシリコンの不純物の濃度は１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２２／ｃｍ３であり、下部電極１０の不純物濃度は上部電極９よりも高濃度であり、例えば１．０Ｅ＋１９／ｃｍ３～１．０Ｅ＋２２／ｃｍ３である。好ましくは、１．０Ｅ＋２０／ｃｍ３～１．０Ｅ＋２２／ｃｍ３である。
また、図３に示すように、上部電極９は外周領域４０においてゲート電極１５と電気的に接続され、下部電極１０は活性領域３０においてエミッタ電極１３と電気的に接続されている。さらに、外周領域４０に位置するトレンチ７の延伸方向の外周部において、下部電極１０は、上部電極９よりも外側まで延設されている。下部電極１０のうち、上部電極９よりも外側まで延設されている部分を下部電極１０の延設部１０ａとする。そして、延設部１０ａが、半導体基板の第１主面まで、上部電極９の端部を覆うようにさらに延設されている。なお、延設部１０ａと上部電極９との間も境界絶縁膜１１によって絶縁されている。また、下部電極１０のうち、下部電極１０をエミッタ電極１３に電気的に接続するための部分を引上げ領域部１０ｂとする。引き上げ領域部１０ｂは、半導体基板の第１主面まで、上部電極９を貫通するようにさらに延設されている。なお、引き上げ領域部１０ｂと上部電極９との間も境界絶縁膜１１によって絶縁されている。
また、図３に示すように、層間絶縁膜１２は、トレンチ７の上部電極９、下部電極１０上に設けられている。
図示はしないがバリアメタルは、半導体基板の第１主面のうち、層間絶縁膜１２が設けられていない領域上および層間絶縁膜１２上に形成されている。バリアメタルは、例えばチタンを含む導電体で形成されている。チタンを含む導電体とは、例えば、窒化チタン、ＴｉＳｉである。ＴｉＳｉは、チタンとシリコン（Ｓｉ）との合金である。バリアメタルは、ｎ＋型ソース層４、ｐ＋型コンタクト層および下部電極１０にオーミック接触している。バリアメタルは、ｎ＋型ソース層４、ｐ＋型コンタクト層および下部電極１０に電気的に接続されている。
エミッタ電極１３は、活性領域３０に設けられたバリアメタル上に設けられる。エミッタ電極１３は、例えば、アルミシリコン合金（Ａｌ―Ｓｉ系合金）で形成される。エミッタ電極１３は、バリアメタルを介して、ｎ＋型ソース層４、ｐ＋型コンタクト層および下部電極１０に電気的に接続されている。エミッタ電極１３は、アルミニウム合金膜およびその他の金属膜からなる複数の金属膜で構成されていてもよい。例えば、エミッタ電極１３は、アルミニウム合金膜とめっき膜とで構成されていてもよい。めっき膜は、例えば、無電解めっきあるいは電解めっきで形成される。めっき膜は、例えば、ニッケル（Ｎｉ）膜である。互いに隣接する層間絶縁膜１２の間の微細領域には、タングステン膜が形成されていてもよい。エミッタ電極１３は、そのタングステン膜上に形成される。タングステン膜は、めっき膜よりも埋込性が良好であるため、良好なエミッタ電極１３が形成される。
なお、バリアメタルとエミッタ電極１３とが、合わせて１つのエミッタ電極１３と定められていてもよい。また、バリアメタルは必ずしも設ける必要はない。バリアメタルが設けられない場合、エミッタ電極１３は、ｎ＋型ソース層４上、ｐ＋型コンタクト層上および下部電極１０上に設けられ、それらとオーミック接触する。または、バリアメタルは、ｎ＋型ソース層４などのｎ型半導体層上のみに設けてられてもよい。下部電極１０上の一部には、層間絶縁膜１２が設けられていてもよい。その場合、エミッタ電極１３は、下部電極１０上のいずれかの領域において、その下部電極１０と電気的に接続される。
また、図３に示すように、ゲート電極１５は、外周領域４０においてｎ－型ドリフト層１上および上部電極９上に設けられ、それらとオーミック接触する。また、上部電極９上の一部には、層間絶縁膜１２が設けられていてもよい。その場合、ゲート電極１５は、上部電極９上のいずれかの領域において、その上部電極９と電気的に接続される。
コレクタ電極１４は、ｐ型コレクタ層６に対して半導体基板の第２主面側に設けられている。コレクタ電極１４は、例えば、エミッタ電極１３と同様に、アルミニウム合金で形成される。コレクタ電極１４は、ｐ型コレクタ層６にオーミック接触し、そのｐ型コレクタ層６に電気的に接続されている。コレクタ電極１４は、アルミニウム合金とめっき膜とで構成されていてもよい。また、コレクタ電極１４は、エミッタ電極１３とは異なる構成であってもよい。
以上のようにして、ＩＧＢＴを有する半導体装置１００が構成されている。続いて、上述したトレンチ７の構造のうちのトレンチ７の延伸方向の外周部の構造の詳細について、図４を参照して説明する。
図４に示すように、トレンチ７のうち下部電極１０の延設部１０ａに対応する領域をトレンチ端部７ａとする。トレンチ端部７ａにおいて、トレンチ幅が最も狭くなるようにされている。ここで、トレンチ端部７ａの幅を第１幅Ｗ１とし、トレンチ幅はトレンチ端部７ａにおいて最小のＷ１となる。
上述した構成とすることで、半導体装置１００のアバランシェ耐圧の向上を可能にしている。この理由について、以下に説明する。
まず、ＩＧＢＴにおけるオン状態では、ｎ－型ドリフト層１に向かって大量の電子とホールが流入する。次にターンオフスイッチング時において、ｎ－型ドリフト層１への電子とホールの流入は停止する。ここで、ｎ－型ドリフト層１に流入したホールは、排出経路が存在しない外周領域４０から、ホールが排出されるエミッタ電極１３に向けて流れ込む。つまり、トレンチ端部７ａにも高密度でホールが流れ込み、トレンチ端部７ａのホール密度が増加する。電子の流入は停止しているため、トレンチ端部７ａでの空間電荷密度が増加し、電界強度が増加することでアバランシェが発生する。
上述したように、トレンチ端部７ａにおいてトレンチ幅を最も狭いＷ１とする構成にすることで、トレンチ端部７ａにおいて、トレンチとトレンチの間の領域であるメサ幅ＷＭを広くできるため、ホールの排出経路を拡大できホール密度を低減できる。これにより空間電荷密度を低減でき、電界強度の増加を抑制しアバランシェ耐圧を向上できる。
また、下部電極１０はエミッタ電極１３に電気的に接続されているため、上部電極９に比べて電位が低い。そのため、ターンオフスイッチング時において、トレンチ７のうち上部電極９に対応する領域の側壁だけではなく、下部電極１０に対応する領域の側壁にもホールが引き寄せられる。上述したように、下部電極１０の延設部１０ａをトレンチ７内の先端部に配置する構成とすることで、トレンチ端部７ａの側壁にもホールを引き寄せ、ｎ－型ドリフト層１内に低抵抗なｐ型反転層を形成できる。つまり、トレンチ端部７ａにおいて、ホールは低抵抗なｐ型反転層を通過できるためホールの排出が促進される。
次に実施の形態１の変形例について、図５を用いて説明する。図５に示すように、トレンチ幅が最も狭くなる領域を、トレンチ７のうち、延設部１０ａに対応する領域に加えて上部電極９の一部に対応する領域までとしてもよい。ここで、上部電極９の一部に対応する領域は、外周領域４０内に存在する上部電極９に対応する領域とする。このような構成とすることで、トレンチ７においてトレンチ幅を最も狭いＷ１とする領域が拡大する。したがって、メサ幅ＷＭが広い領域が拡大するため、さらにホール密度を低減でき、アバランシェ耐圧を向上できる。
以上説明したように、本実施形態の半導体装置１００では、トレンチ幅を変化させることでメサ幅を変化させ、トレンチ端部７ａのメサ幅が最も大きくなるようにしている。これにより、トレンチ端部７ａでのホール密度を低減でき、スプリットゲート構造のＩＧＢＴを有する半導体装置１００において、アバランシェ耐圧の向上を実現できる。
さらに、本実施形態の半導体装置１００では、ホールの排出経路を拡大できるため、ホールが排出されやすくなり、ターンオフ損失を低減できる。したがって、ターンオフ損失を低減することで、スプリットゲート構造のＩＧＢＴを有する半導体装置１００において、スイッチング損失を低減できる。
なお、本実施形態の半導体装置１００の製造方法については、基本的には従来からのスプリットゲート型トレンチ構造を有するＩＧＢＴが備えられた半導体装置１００の製造方法と同様である。ただし、トレンチ７を形成する際のエッチング工程の際に、トレンチ７のうち、少なくともトレンチ端部７ａにおけるトレンチ幅を最も狭いＷ１とするエッチングマスクを用いるようにする。
半導体装置１００の製造方法について詳細な説明をする。半導体装置１００の製造方法は、半導体基板を準備する工程、半導体基板の第１主面側を形成する工程、半導体基板の第２主面側を形成する工程を備える。
まず、半導体基板を準備する工程を説明する。本実施形態では、半導体基板として、ｎ型不純物を含むｎ型ウエハが準備される。半導体基板は、ＦＺ（Floating Zone）法で作製された、いわゆるＦＺウエハであってもよいし、ＭＣＺ（Magnetic field applied CZochralki）法で作製された、いわゆるＭＣＺウエハであってもよい。または、半導体基板は、昇華法あるいはＣＶＤ（chemical vapor deposition）によって作製されたウエハであってもよい。この工程においては、その半導体基板全体がｎ－型ドリフト層１に対応する。ｎ型不純物の濃度は、半導体装置１００の耐圧仕様によって適宜選択される。例えば、半導体装置１００の耐圧仕様が１２００Ｖである場合、ｎ型不純物の濃度はｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるように調整される。本実施形態では、半導体基板全体がｎ－型ドリフト層１であるｎ型ウエハを準備する工程を示すが、半導体基板を準備する工程はそれに限定されるものではない。例えば、半導体基板の第１主面または第２主面からｎ型不純物をイオン注入する工程と、熱処理によってそのｎ型不純物を拡散させる工程とによって、ｎ－型ドリフト層１を含む半導体基板が準備されてもよい。
次に、半導体基板の第１主面側を形成する工程を説明する。まず、ｎ型キャリア蓄積層２を形成するためのｎ型不純物が半導体基板の第１主面側からｎ－型ドリフト層１の表層にイオン注入される。そのｎ型不純物は、例えばリンである。次に、ｐ型ベース層３を形成するためのｐ型不純物が半導体基板の第１主面側からイオン注入される。そのｐ型不純物は、例えばボロンである。イオン注入後に熱処理が施され、ｎ型不純物およびｐ型不純物は拡散し、ｎ型キャリア蓄積層２、ｐ型ベース層３が形成される。
上記のイオン注入の際、半導体基板の第１主面上には、所定の領域に開口を有するマスクが形成される。ｎ型不純物およびｐ型不純物は、マスクの開口に対応した領域に注入される。そのマスクは、半導体基板の第１主面上にレジストを塗布する工程、および、フォトリソグラフィー（写真製版）技術によってレジストの所定の領域に開口を形成する工程によって形成される。以下、このような所定の領域に開口を有するマスクを形成する処理を、マスク処理と言う。ｎ型不純物およびｐ型不純物は、マスク処理によって所定の領域に注入される。その結果、ｎ型キャリア蓄積層２、ｐ型ベース層３は、半導体基板の第１主面の面内に選択的に形成される。
次に、ｎ＋型ソース層４を形成されるためのｎ型不純物が半導体基板の第１主面側からｐ型ベース層３の表層にイオン注入される。この際、ｎ型不純物はマスク処理によって注入され、ｎ＋型ソース層４がｐ型ベース層３の表層に選択的に形成される。ｎ型不純物は、例えば、砒素またはリンである。
次に、ｐ＋型コンタクト層を形成されるためのｐ型不純物が、半導体基板の第１主面側からｐ型ベース層３の表層にイオン注入される。この際、ｐ型不純物はマスク処理によって注入され、ｐ＋型コンタクト層がｐ型ベース層３の表層にそれぞれ選択的に形成される。ｐ型不純物は、例えば、ボロンまたはアルミニウムである。
次に、半導体基板の第１主面からｎ＋型ソース層４およびｐ型ベース層３を貫通し、ｎ－型ドリフト層１に達するトレンチ７を形成する。活性領域３０において、ｎ＋型ソース層４を貫通するトレンチ７は、側壁がｎ＋型ソース層４の一部を構成する。
トレンチ７を形成するために、まず、半導体基板の第１主面に酸化膜を堆積させる。酸化膜は例えばＳｉＯ２などの薄膜である。次に、トレンチ７を形成する部分の酸化膜に開口を形成し、開口を有するマスクを形成する。なお、マスク形成の際は、トレンチ７のうち、トレンチ端部７ａにおけるトレンチ幅が最も狭い幅Ｗ１になるような開口を有したマスクを形成する。最後に、マスクを介して半導体基板をエッチングすることでトレンチ７が形成される。
次に、酸素を含む雰囲気中で半導体基板を加熱し、トレンチ７の内壁および半導体基板の第１主面に下部絶縁膜８ｂを形成する。なお、半導体基板の第１主面に形成された下部絶縁膜８ｂは後の工程で除去される。
次に、内壁に下部絶縁膜８ｂを形成したトレンチ７内部に、下部電極１０を形成する。ｎ型またはｐ型の不純物がドープされたポリシリコンが、ＣＶＤ（chemical vapor deposition）などによってトレンチ７の内部に堆積させて下部電極１０を形成する。その結果、下部電極１０が、下部絶縁膜８ｂを介してトレンチ７の内部に形成される。
次に、マスク処理によって上部電極９を充填させるトレンチ７を開口したマスクを形成し、トレンチ７内の下部電極１０をエッチングする。その後、トレンチ７内の下部絶縁膜８ｂのうち上部絶縁膜８ａが形成される部分を除去する。
次に、酸素を含む雰囲気中で半導体基板を加熱し、トレンチ７の内壁および半導体基板の第１主面に上部絶縁膜８ａを形成する。また、下部電極１０の第１主面に境界絶縁膜１１を形成する。なお、半導体基板の第１主面に形成された上部絶縁膜８ａは後の工程で除去される。
次に、内壁に上部絶縁膜８ａを形成したトレンチ７内部に、上部電極９を形成する。ｎ型またはｐ型の不純物がドープされたポリシリコンが、ＣＶＤ（chemical vapor deposition）などによってトレンチ７の内部に堆積させて上部電極９を形成する。その結果、上部電極９が、上部絶縁膜８ａを介してトレンチ７の内部に形成される。
次に、層間絶縁膜１２をトレンチ７上に形成する。層間絶縁膜１２は、マスク処理により堆積され、半導体基板の第１主面に形成された酸化膜は除去される。層間絶縁膜１２は、例えば、酸化膜としてＳｉＯ２を含む。
そして、コンタクトホールを層間絶縁膜１２に形成する。コンタクトホールは、ｎ＋型ソース層４上、ｐ＋型コンタクト層上に形成される。
次に、バリアメタルを、半導体基板の第１主面および層間絶縁膜１２上に形成する。バリアメタルは、ＰＶＤ（physical vapor deposition）またはＣＶＤによって製膜される。
次に、エミッタ電極１３を、バリアメタル上に形成する。エミッタ電極１３は、スパッタリング、蒸着等のＰＶＤ法によって形成される。エミッタ電極１３は、例えば、アルミシリコン合金（Ａｌ－Ｓｉ系合金）を含む。さらに、第２のエミッタ電極１３をエミッタ電極１３の上に無電解めっき法あるいは電解めっき法によって形成してもよい。第２のエミッタ電極１３は、例えば、ニッケルまたはニッケル合金を含む。第２のエミッタ電極１３は、例えば、２種類以上の金属層を含む積層構造を有していてもよい。その積層構造は、例えば、Ｎｉ膜、Ｐｄ膜およびＡｕ膜で構成され、めっき法で形成される。
めっき法は、厚い金属膜を容易に形成することを可能にする。厚膜のエミッタ電極１３においては、熱容量が増加するため、エミッタ電極１３の耐熱性が向上する。なお、アルミシリコン合金上に、めっき処理でニッケル合金をさらに形成する場合、そのめっき処理は半導体基板の第２主面側の加工が行われた後に実施してもよい。
次に、半導体基板の第２主面側を形成する工程を説明する。まず、半導体基板を薄板化する工程を説明する。半導体基板の第２主面を研削し、半導体装置１００の設計に応じた所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ以上２００μｍ以下である。
次に、ｎ型バッファ層５およびｐ型コレクタ層６を形成する工程を説明する。まず、ｎ型バッファ層５を形成するためのｎ型不純物が、薄板化された半導体基板の第２主面側からｎ－型ドリフト層１の表層にイオン注入される。ｎ型不純物として、例えば、リンが注入されてもよいし、プロトンが注入されてもよい。または例えば、リンおよびプロトンの両方が注入されてもよい。
プロトンは、比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入される。プロトンの注入深さは、加速エネルギーの変更によって比較的容易に制御される。このため、加速エネルギーを変更しながら、プロトンが複数回イオン注入された場合、リンを含むｎ型バッファ層５よりも、半導体基板の厚さ方向に幅が広いｎ型バッファ層５が形成される。
また、リンは、プロトンと比較して、ｎ型不純物としての活性化率が高い。薄板化した半導体基板であっても、リンを含むｎ型バッファ層５は、より確実に空乏層の拡大によるパンチスルーの発生を低減させる。半導体基板をより一層薄板化するためには、プロトンおよびリンの両方を含むｎ型バッファ層５が形成されることが好ましい。その場合、プロトンはリンよりも半導体基板の第２主面から深い位置に注入される。
次に、ｐ型コレクタ層６を形成するためのｐ型不純物が、半導体基板の第２主面側からイオン注入される。ｐ型不純物として、例えば、ボロンが注入される。イオン注入後、半導体基板の第２主面にレーザーが照射される。そのレーザーアニールによって、注入されたボロンが活性化し、ｐ型コレクタ層６が形成される。
このレーザーアニールの際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型不純物のリンも同時に活性化される。一方プロトンは、３５０℃～５００℃程度の比較的低いアニール温度で活性化される。そのため、プロトンが注入された後、そのプロトンの活性化の工程以外で、半導体基板が３５０℃～５００℃よりも高い温度に加熱されないことが好ましい。レーザーアニールは、半導体基板の第２主面近傍のみを高温に加熱する。そのため、レーザーアニールは、プロトンの注入後におけるｎ型不純物またはｐ型不純物の活性化に有効である。
次に、コレクタ電極１４を形成する工程を説明する。コレクタ電極１４は、半導体基板の第２主面に形成される。コレクタ電極１４は、半導体基板の第２主面の全面に亘って形成されてもよい。コレクタ電極１４は、アルミシリコン合金、チタン等を含む。コレクタ電極１４は、スパッタリング、蒸着等のＰＶＤによって形成される。コレクタ電極１４は、各々がアルミシリコン合金、チタン、ニッケルあるいは金などを含む複数の金属層で形成されていてもよい。または、コレクタ電極１４は、ＰＶＤによって形成された金属膜上に、無電解めっきあるいは電解めっきによって別の金属膜が形成された構造を有していてもよい。
上記した工程により、半導体装置１００は作製される。半導体装置１００は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングまたはブレードダイシングにより個々の半導体装置１００に切り分けることで半導体装置１００は完成する。
実施の形態２．
実施の形態２における半導体装置について図６、７を用いて説明する。図６、７は、図４、５と同様に、トレンチ７の外周部における平面図を示している。ここで、図６に示すように、トレンチ７のうち、トレンチ端部７ａの幅を第１幅Ｗ１とする。また、トレンチ７のうち、トレンチ幅が最も広くなる領域のトレンチ幅を第２幅Ｗ２とする。実施の形態２の半導体装置は、実施の形態１と同様にトレンチ７が、トレンチ端部７ａにおいてトレンチ幅が最も狭くなるように形成される。さらに、トレンチ端部７ａのトレンチ幅は、トレンチ７のうちトレンチ幅が最も広くなる領域の幅よりも狭いことを特徴としている。つまり、トレンチ７はトレンチ幅がＷ１＜Ｗ２となるように形成され、さらにトレンチ幅がＷ２からＷ１となるようにトレンチ端部７ａの先端に向かうにつれて、トレンチ幅が徐々に狭くなっている。実施の形態２では、トレンチ幅が最も広くなる領域は、トレンチ７のうち、外周領域における上部電極９の一部に対応する領域とする。
上述した構成とすることで、トレンチ幅が狭くなる領域においてメサ幅が拡大するため、ホールの排出経路を拡大できる。したがって、ホール排出が促進されるため、ホールが排出しづらいトレンチ幅が最も広くなる領域でのホール密度の増加を抑制し、アバランシェ耐圧を向上できる。
また、図７に示すように、トレンチ幅が最も広くなる領域が、上部電極９をゲート電極１５に電気的に接続する引上げ領域５０に存在し、トレンチ７のうち、活性領域３０内に存在する上部電極９に対応するトレンチ幅よりも引き上げ領域５０におけるトレンチ幅が広くなる場合が考えられる。なぜならば、上部電極９をゲート電極１５に電気的に接続するためのコンタクトホールを配置する面積分だけ引上げ領域５０のトレンチ幅は広くなるからである。したがって、引き上げ領域５０でのメサ幅が狭くなるため、ホール密度が増加し、アバランシェ耐圧が低下しやすい。
この場合において、図７に示すように、トレンチ幅が最も広くなる領域である引上げ領域５０のトレンチ幅をＷ２、トレンチ幅が最も狭くなる領域であるトレンチ端部７ａのトレンチ幅をＷ１とし、Ｗ１＜Ｗ２となるようにする。さらにＷ２からＷ１となるようにトレンチ端部７ａに向かって、トレンチ幅を徐々に狭くする。
上述した構成とすることで、引上げ領域５０を除く領域において、メサ幅が拡大するためホールの排出経路を拡大できる。したがって、ホール排出が促進されるため、ホールが排出しづらい引上げ領域５０でのホール密度の増加を抑制し、アバランシェ耐圧を向上できる。
上述したように、実施の形態２に係る半導体装置では、実施の形態１と同様な効果に加えて、ホールが排出しづらいトレンチ幅が最も広くなる領域が存在する場合でも、ホール密度の増加を抑制し、アバランシェ耐圧を向上できる。
実施の形態３．
実施の形態３における半導体装置について図８から図１０を用いて説明する。図８から図１０は、図４、５と同様に、トレンチ７の外周部における平面図を示している。ここで、実施の形態３の半導体装置は、実施の形態１と同様にトレンチ端部７ａの幅を第１幅Ｗ１とし、トレンチ端部７ａにおけるトレンチ幅が最小のW１となるように形成される。さらに、トレンチ端部７ａにおいて、トレンチ端部７ａの先端に向かうにつれて、トレンチ幅が徐々に狭くなることを特徴としている。
図８に示すように、実施の形態３の半導体装置は、トレンチ幅は２回以上の段差によって狭くなり、トレンチ端部７ａにおいて最小のＷ１となる。段階的に狭くすることで、トレンチ７におけるホール密度の偏りを小さくでき、電界集中を緩和できるため、さらに、アバランシェ耐圧を向上できる。
また、図９に示すように、トレンチ端部７ａにテーパー２０を設けてもよい。テーパー２０を付けることで、トレンチ７の幅をトレンチ７の先端に向かうにつれて徐々に狭くできる。つまり、トレンチ端部７ａにおいて、トレンチ７の幅を最小のＷ１とすることができる。上述した構成により、トレンチ７におけるホール密度の偏りを小さくでき、電界集中を緩和できるため、さらにアバランシェ耐圧を向上できる。また、図９では、トレンチ端部７ａのみにテーパーが付けられているが、トレンチ７のうち上部電極９に対応する領域にもテーパーが付けられていてもよい。
また、図１０に示すように、トレンチ端部７ａの先端は丸く形成された構成としてもよい。トレンチ端部７ａの先端が角形状の場合、トレンチ端部７ａに電界が集中しやすい。トレンチ端部７ａの角を無くし、丸く形成されることで、トレンチ７の幅をトレンチ７の先端に向かうにつれて徐々に狭くできる。つまり、トレンチ端部７ａにおいて、トレンチ７の幅を最小のＷ１とすることができる。上述した構成により、トレンチ７におけるホール密度の偏りを小さくでき、電界集中を緩和できるため、さらにアバランシェ耐圧を向上できる。
上述したように、実施の形態３に係る半導体装置では、実施の形態１と同様な効果に加えて、ホール密度の偏りを抑制し、電界集中を緩和できるため、さらにアバランシェ耐圧を向上できる。
実施の形態４．
実施の形態４における半導体装置について図１１を用いて説明する。図１１は、図４、５と同様に、トレンチ７の外周部における平面図を示している。実施の形態４の半導体装置は、実施の形態１と同様にトレンチ端部７ａの幅を第１幅Ｗ１とし、トレンチ端部７ａにおけるトレンチ幅が最小のW１となるように形成される。さらに、延設部１０ａのそれぞれが、トレンチ７の延伸方向と交差する方向であるＸ方向に延伸する交差トレンチ２１によって接合され、隣り合う下部電極１０同士が繋がることを特徴とする。
交差トレンチ２１の内壁面は、絶縁膜によって覆われている。絶縁膜については、上部絶縁膜８ａと下部絶縁膜８ｂと同様の単独の膜で構成されていても良いが、実施の形態４では、交差絶縁膜２２とする。また、交差トレンチ２１内には、交差絶縁膜２２を介して交差電極２３が設けられている。交差電極２３については、下部電極１０の延設部１０ａがさらに、トレンチ７の延伸方向と交差する方向であるＸ方向に延伸するように形成されていても良い。また、交差電極２３は、エミッタ電極１３に電気的に接続される。ここで、実施の形態４のように、交差トレンチ２１が形成されている場合、交差トレンチ２１の部分は「トレンチ端部７ａ」に含まれない。上述した構成とすることで、トレンチ端部７ａにおけるさらなるアバランシェ耐圧の向上を可能にしている。この理由について、以下に説明する。
トレンチ端部７ａは電界が集中しやすい箇所である。特に、ターンオフスイッチング時において、ゲート電位の上部電極９に比べて、エミッタ電位の下部電極１０にホールが引き寄せられやすくなる。つまり、下部電極１０のうち延設部１０ａが配置されたトレンチ端部７ａにホールが引き寄せられやすくなる。したがって、トレンチ端部７ａでの電界が増加し、ダイナミックアバランシェが発生するため、半導体装置の特性の悪化を招く場合がある。
ここで、実施の形態４のように、隣り合うトレンチ端部７ａを交差トレンチ２１によって繋げることで、トレンチ端部７ａでの張り出しをなくし、電界を緩和できる。さらに、実施の形態１と同様に、トレンチ端部７ａにおいてトレンチ幅を最も狭いＷ１とすることで、実施の形態１と同様な効果を得ることができる。
上述したように、実施の形態４に係る半導体装置では、実施の形態１と同様にホール密度を抑制し、アバランシェの発生を抑制できる。さらに、トレンチ端部７ａでの電界をさらに緩和でき、よりアバランシェ耐圧を向上できる。
なお、以上の実施の形態に示した構成は、本開示の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能である。また本開示の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたスプリットゲートのトレンチ構造を有するＩＧＢＴを一例として説明した。しかしながら、これは一例を示したに過ぎず、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのスプリットゲートのトレンチ構造を有するＩＧＢＴとしても良い。さらに、同様の構造のＭＯＳＦＥＴに対しても本願発明を適用できる。ＭＯＳＦＥＴの場合、アバランシェ発生時に電子とホールが生成される。本願発明をＭＯＳＦＥＴに適用することで、生成されたホールの排出が促進され、半導体装置の特性悪化を抑制できる。
１ ｎ－型ドリフト層、３ ｐ型ベース層、４ ｎ＋型ソース層、６ ｐ型コレクタ層、７ トレンチ、７ａ トレンチ端部、８ 絶縁膜、８ａ 上部絶縁膜、８ｂ 下部絶縁膜、９ 上部電極、１０ 下部電極、１０ａ 延設部、１０ｂ 引き上げ領域部、１１ 境界絶縁膜、１２ 層間絶縁膜、１３ エミッタ電極、１４ コレクタ電極、１５ ゲート電極、２０ テーパー、２１ 交差トレンチ、２２ 交差絶縁膜、２３ 交差電極、３０ 活性領域、４０ 外周領域、５０ 引上げ領域、１００ 半導体装置

Claims (9)

  1. 半導体スイッチング素子が構成されている活性領域と、前記活性領域の外側のゲート電極が設けられている外周領域が存在する半導体装置であって、
    前記半導体スイッチング素子は、
    第１導電型ドリフト層と、
    前記第１導電型ドリフト層の上面側に設けられた第２導電型ベース層と、
    前記第２導電型ベース層の上面側に設けられた第１導電型ソース層と、
    前記第１導電型ドリフト層の下面側に設けられた第２導電型コレクタ層と、
    前記第１導電型ソース層と電気的に接続されるエミッタ電極と、
    前記第２導電型コレクタ層と電気的に接続されるコレクタ電極と、を備え、
    前記第１導電型ソース層の上面から前記第２導電型コレクタ層の下面までの範囲を半導体基板とし、
    前記半導体基板の上面から、前記第１導電型ドリフト層に達するまで深さ方向に貫通し、前記活性領域から前記外周領域に向かって延伸する複数のトレンチと、
    前記複数のトレンチそれぞれを覆う層間絶縁膜と、をさらに備え、
    前記複数のトレンチそれぞれは、
    前記トレンチの内部において、絶縁膜を介して、下部電極、境界絶縁膜、および上部電極が順に積層されて２段構造をなし、
    前記下部電極は、前記エミッタ電極と電気的に接続され、
    前記上部電極は、前記ゲート電極と電気的に接続され、
    前記外周領域に位置する前記トレンチの延伸方向の外周部において、前記下部電極のうち前記上部電極よりも外側まで延設されている前記下部電極の延設部が、前記上部電極の端部を覆うように、前記半導体基板の上面までさらに延設され、
    前記トレンチの幅は、トレンチ端部において最も狭くなる半導体装置。
  2. 前記トレンチの幅は、前記トレンチのうち前記下部電極の延設部および前記上部電極の一部に対応する領域において最も狭くなる請求項１に記載の半導体装置。
  3. 前記トレンチの幅は、前記トレンチ端部の先端に向かうにつれて徐々に狭くなる請求項１に記載の半導体装置。
  4. 前記トレンチの幅は、段階的に狭くなる請求項３に記載の半導体装置。
  5. 前記トレンチ端部にテーパーが設けられた請求項３に記載の半導体装置。
  6. 前記トレンチ端部の先端は丸く形成された請求項３に記載の半導体装置。
  7. 前記トレンチの幅は、前記トレンチの幅の最も広い領域の幅から前記トレンチ端部の先端に向かうにつれて徐々に狭くなる請求項１に記載の半導体装置。
  8. 前記トレンチの幅の最も広い領域は、前記上部電極を前記ゲート電極に接続する引上げ領域に存在する請求項７に記載の半導体装置。
  9. 前記トレンチ端部の先端と、隣り合う前記トレンチ端部の先端との間を繋ぐように交差トレンチがさらに設けられ、
    前記交差トレンチの内部において、絶縁膜を介して交差電極が設けられ、
    前記交差電極は、前記エミッタ電極と電気的に接続される請求項１から８のいずれか１項に記載の半導体装置。
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