JP2024515147A - カスケードされたリタイミングに基づく同期分周器 - Google Patents

Abstract

時間同期された出力を持つ同期分周器回路。同期分周器回路は、Ｄフリップフロップ回路及びそれぞれのリタイミング用フリップフロップ回路を各々有する複数の分周器ステージを備え、ここで現分周器ステージの前記リタイミング用フリップフロップ回路の出力端子が次の分周器ステージの前記Ｄフリップフロップ回路の入力に接続されており、前記現分周器ステージが追加リタイミング用フリップフロップ回路を含み、前記現分周器ステージの前記リタイミング用フリップフロップ回路の前記出力端子が前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の入力端子に接続されており、その結果前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の出力信号及び前記次の分周器ステージの前記リタイミング用フリップフロップ回路の出力端子が互いに対して時間同期されている。

Description

本発明は、概して、時間同期された出力を持つ同期分周器回路に関する。本発明は、さらに、同期分周器回路を組み込み可能であり得る、アナログデジタル変換器、送受信機回路、マルチプレクサ及び位相同期ループ（ＰＬＬ）プリスケーラ回路に関する。

コンピュータ及び関連するコントローラシステムのクロック速度が高まるにつれ、高速でより良い電子カウンタ及び／又は分周器システム及び／又は回路の必要性が高まってきた。そのような電子回路は、無線又は有線高速通信環境並びに有線ベースの高速通信リンクのような広範な応用範囲で用いられ得る。別の応用範囲は、量子コンピューティングの文脈における、オンチップフォトニックリンク及びオンチップフォトニックセンサであり得る。

周波数分周器又はカウンタは、その出力が反転されそのデータ入力へとフィードバックされるフリップフロップである。このフリップフロップへ印加されたクロック信号は、２で分周される。なぜならそれは、まず１つのクロックエッジ（例えば立ち上がりエッジ）でデータ入力を一次ラッチにラッチし、そして次のクロックエッジ（例えば立ち下がりエッジ）によって二次ラッチへ一次ラッチデータをコピーするからである。出力が反転され入力へとフィードバックされるので、同じ出力データが再び得られるまで、２つの出力クロックサイクルが必要となる。こうして、そのような回路は、入力周波数を２で分周する。これらの分周器回路は、様々な半導体技術においても実装され得る。

時間同期された出力を持つ分周器回路に関する複数の開示がある。公知の解決策の欠点は、しばしば、優れた技術が非同期のカウンタ／分周器では存在するが、高速同期カウンタ／分周器では欠けていることであり得る。したがって、この制限を克服し、その出力信号が同時に利用可能な高速同期分周器を提供する必要性があり得る。

本発明の一態様によれば、ソフトウェア開発へのグラフィカルユーザインターフェイスを維持する段階を含むコンピュータ実装方法が提供される。

本発明の一態様によれば、時間同期された出力を持つ同期分周器回路が提供され得る。同期分周器回路は、Ｄフリップフロップ回路及びそれぞれのリタイミング用フリップフロップ回路を各々有する複数の分周器ステージを備えてよく、ここで現分周器ステージ（ｃｕｒｒｅｎｔ ｄｉｖｉｄｅｒ ｓｔａｇｅ）の前記リタイミング用フリップフロップ回路の出力端子が次の分周器ステージの前記Ｄフリップフロップ回路の入力に接続されており、前記現分周器ステージが追加リタイミング用フリップフロップ回路を含み、前記現分周器ステージの前記リタイミング用フリップフロップ回路の前記出力端子が前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の入力端子に接続されており、その結果前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の出力信号及び前記次の分周器ステージの前記リタイミング用フリップフロップ回路の出力端子が互いに対して時間同期されてよい。

提案する時間同期された出力を持つ同期分周器回路は、複数の利点、技術的効果、貢献及び／又は改善をもたらし得る。

一態様によれば、カウンタには非常に高い周波数（例えば、＞２０ＧＨｚ）の実時間同期された出力値が提供され得、すなわち、出力端子における複数の信号は、従来の非同期カウンタと同様に、同時にかつ遅延なく利用可能である。この有利な概念は、リップルカウンタを同期カウンタに変換するという適用された原理に基づく。さらに、提案する概念は任意の数のカウンタビット又は周波数分周比に適用され得る。実用的な実装においては、追加的に用いられるリタイミングステージに起因して高まる入力クロック負荷によってのみ、制限が与えられ得、その結果より強力なドライバが必要とされ得る。現在のステージにリタイミング用フリップフロップを加えることでも、その次の分周器ステージからその内部遅延に起因して起こる極小の遅延を補償し得る。

この概念に基づき、分周器ステージの出力の同期が有利に達成され、最高の動作周波数は分周比（例えば２＾Ｎ）に対し独立であることも当業者には理解可能になる。実用的な実装に対する制限は、例えば入力クロックが駆動させる必要のある既に言及された追加の負荷に関する内在する容量性寄生効果に関し得る。しかしながら、これはより強力なクロックドライバ回路又はより大きなクロックバッファによって対処され得る。

下記にて、本発明概念の追加実施形態が説明される。

同期分周器回路の有利な一実施形態によれば、入力クロック信号は全ての残りのフリップフロップのクロック入力端子に接続されてよい。しかしながら、それは、次のステージの分周器フリップフロップには接続されなくてよい。なぜなら、これは、前のステージのフリップフロップの出力に接続されてよいからである。

同期分周器回路の別の有利な実施形態によれば、前記複数の分周器ステージの数が２よりも大きい場合には、現分周器ステージのリタイミング用フリップフロップのそれぞれの出力信号は前記同期分周器回路を通ってカスケードされてよい。このようにして、任意の長さのカウンタを提供するために任意の数の分周器ステージが直列に接続されてよい。

同期分周器回路の一実施形態によれば、前記同期分周器回路は下記半導体技術のいずれかによって構築されてよい：ＣＰＬ技術（相補型パストランジスタ論理）、ＤＰＬ技術（ダブルパストランジスタ論理）、静的な又は動的なデバイスとして実装され得るＣＭＯＳロジック技術（相補型金属酸化膜半導体）又はバイポーラ技術。広範な異なる実装技術がここで提案する概念に用いられ得る。知識技術も、現実の技術制約を受けずに異なる応用範囲で用いられ得る。

同期分周器回路の好適な一実施形態によれば、前記Ｄフリップフロップの各々が、一次ラッチ、及び前記一次ラッチの入力端子にその出力端子がクロスコネクトされた二次ラッチを含んでよい。そうして、標準技術Ｄフリップフロップは制限なく用いられ得る。

同期分周器回路の任意選択的な実施形態によれば、前記Ｄフリップフロップの各々が、シングルエンドの形態で実装されてよく；そのためインバータが前記Ｄフリップフロップの各々のＤ入力に接続されてよい。そうして、Ｄフリップフロップの異なる形態の実装も、本発明で提案する概念のために用いられ得る。同期分周器回路の代替的な実施形態によれば、前記Ｄフリップフロップの各々が、シングルエンドの形態で実装されてよく；そのためＤフリップフロップの反転された出力信号が前記Ｄフリップフロップの各々のそれぞれの入力に接続されてよい。

同期分周器回路の一実施形態によれば、前記Ｄフリップフロップの各々は、差動クロック入力である、正のクロック信号及び関連する同期された負のクロック信号を含み、それは様々な異なるＤフリップフロップ実装が用いられ得ることを強調し得る。

同期分周器回路のさらなる実施形態によれば、前記Ｄフリップフロップの各々が、インバータステージと共に実装されたシングルエンドのクロック入力を含んでよい。クロック信号のフィーディング（ｆｅｅｄｉｎｇ）は異なる形態で実装されてよい。

同期分周器回路の許容される実施形態によれば、前記リタイミング用フリップフロップの各々がＤフリップフロップ又はラッチを含む。後者の場合には、一次－二次アーキテクチャが本発明で提案する概念の機能のための要件ではないことは明らかとなっている。

同期分周器回路の追加的に強化された実施形態によれば、前記リタイミング用フリップフロップ及び前記Ｄフリップフロップの各々が、リセット入力及び値入力を含む。これは、明確に定められたカウンタ値に対する同期カウンタ、すなわち明確に定められたカウンタステージからカウントを再開し得る同期カウンタの構築を可能にし得る。そうして、同期カウンタがリセット信号を受け取る度に、バイナリフォーマットで定められた値によってそのカウンタステージがプリセットされて、任意の再開値を可能にし得る。

さらに強化された実施形態によれば、前記同期分周器回路は、リセット信号によって制御されるように適合させたクロックゲーティング回路をも含み得る。これは、同期カウンタとしての同期分周器回路、及びリセット信号を受け取った後の制御された値を、操作するのに役立ち得る。

さらなる有利な実施形態によれば、同期分周器回路は、同期分周器回路によってその機能性が改善されるであろう複数のより複雑な回路に組み込まれてもよい。それによって、同期分周器回路はカウンタ又は分周器として実装されてよい。同期分周器回路が組み込まれ得る回路の例は、アナログデジタル変換器回路、高速リンクのための送受信機回路、マルチプレクサ回路、デマルチプレクサ回路、及びＰＬＬプリスケーラ回路を含み得る。

本発明の実施形態は、異なる主題を参照して説明されていることに留意されたい。特に、いくつかの実施形態は方法型請求項を参照して説明されており、一方で他の実施形態は装置型請求項を参照して説明されている。しかしながら、当業者は、別段の記載がない限り、１つの型の主題に属する特徴の任意の組み合わせに加えて、異なる主題に関する特徴の間、特に方法型請求項の特徴及び装置型請求項の特徴の間での任意の組み合わせもが本明細書内で開示されているとみなされると、上記及び下記の説明から推測するだろう。

上記で定義した態様及び本発明のさらなる態様は、この後に説明する実施形態の例から明らかであり、実施形態の例を参照して説明されているが、本発明はこれらに限定されていない。

本発明の好適な実施形態は、単に例示として、下記の図を参照して説明される。

一実施形態に係る、２つのステージを含む、本発明の時間同期された出力を持つ同期分周器回路の一実施形態のブロック図を示している。

一実施形態に係る、使用されているＤフリップフロップの一実施形態のブロック図を示している。

一実施形態に係る、リタイミング用フリップフロップを用いた従来のカウンタのブロック図を示している。

一実施形態に係る、図３に係る従来のカウンタのタイミング図を示している。

新たに提案する方法でステージのうちの２つが接続されている分周器回路の一実施形態を示している。

一実施形態に係る、図５に係る分周器回路のタイミング図を示している。

新たに提案する方法でステージのうちの３つが接続されている分周器回路の一実施形態を示している。

一実施形態に係る、図７に係る分周器回路のタイミング図を示している。

新たに提案する方法で４つ全てのステージが接続されている分周器回路の一実施形態を示している。

一実施形態に係る、図９に係る分周器回路のタイミング図を示している。

同期カウンタのさらに発展した形態において用いられる、リセット信号を持つ強化Ｄフリップフロップの一実施形態を示している。

図１１に係る修正されたＤフリップフロップを用いた３ビット同期カウンタの一実施形態を示している。

一実施形態に係る、図１２に係る３ビット同期カウンタの選択された信号のタイミング図を示している。

特許請求される構造及び方法の詳細な実施形態が本明細書に開示される；しかしながら、開示される実施形態は、様々な形態で具現化され得る特許請求される構造及び方法の単なる例示であることが理解され得る。しかしながら、本発明は、多くの異なる形態で具現化されてよく、本明細書に記載される例示的な実施形態に限定されると解釈されるべきではない。説明では、提示された実施形態を不必要に曖昧にすることを回避するために、周知の特徴及び技法の詳細が省略されることがある。

本発明の実施形態は概して、時間同期された出力を持つ同期分周器回路に関する。本発明はさらに、同期分周器回路を組み込み可能であり得る、アナログデジタル変換器、送受信機回路、マルチプレクサ及び位相同期ループ（ＰＬＬ）プリスケーラ回路に関する。

したがって、本実施形態は、同期分周器回路の技術分野を向上させ、その出力信号が同時に利用可能な高速同期分周器を提供する能力を有する。

超高速同期分周器／カウンタを設計するための方法が提案されている。「超高速」という用語は、単一の１／２分周器ステージの「ホールドタイムを違反しない」ところまでクリティカルタイミングパスが低減されているという事実を指す。これは、蓄積された伝播遅延が分周器のセットアップタイムを違反し得ず、これにより、大幅により低い動作周波数がもたらされる、従来の分周器チェーンに対する改善である。

本発明の進歩性は、分周器チェーンの個々のセクションが互いに独立となるように、カスケードされたリタイミングを入力クロックによって適用し、それによって（最も基本的なビルディングブロックである）単一の１／２分周器ステージのホールドタイムをちょうど違反しないところまでクリティカルタイミングパスを低減することからなる。したがって、フロップ以外の他のコンポーネントは必要なく、これにより、（他のコンポーネントが存在しないので）レイアウト対称性及び隅から隅にわたる均一性が容易になる。

方法は、分周器チェーンの末尾から先頭へ連続的にリタイミングすることを含む。これは、次の分周器ステージの入力クロックが前の分周器ステージの第１のリタイミングステージから取得され、かつ入力クロックに対して同期を維持するために分周器ステージごとのリタイミングステージがカスケードされる分周器によって実行される。

この説明の文脈では、下記の慣習、用語及び／又は表現が用いられ得る。

「同期分周器回路」という用語は、複数のフリップフロップを含む集積電子回路を示し得る。集積電子回路における複数のフリップフロップのうちの選択されたものの出力端子では、分周された入力信号が同時に存在し得る。代替的には、「カウンタ回路」という用語が用いられ得る。なぜなら、分周器回路はカウントされた予め定められたクロックサイクル数の信号を出力することになるためである。カウンタは、選択された極性変換に応じて上向きに又は下向きにカウントし得る。

「時間同期された出力」という用語は、所与の電子回路の出力端子が同じ時点で利用可能であり得るという効果を示し得る。

「分周器ステージ」という用語は、電子分周器回路の複数のユニットのうちの１つを示し得る。各ステージで、数学的に２で除算することが実行され得る。

「Ｄフリップフロップ回路」という用語は、集積電子分周器フリップフロップ、すなわち、遷移が入力信号によってトリガされ得る２つの安定したステータスを有する電子回路を示し得る。使用されるＤフリップフロップは、一次－二次アーキテクチャを用いて実装され得る。したがって、各Ｄフリップフロップは、２つのラッチ（例えば、単純なフリップフロップ）を含み得る。

「リタイミング用フリップフロップ回路」という用語は、順次接続された回路のパフォーマンスを向上させるための公知の順序回路最適化技法を示し得る。概して、リタイミング回路はカスケードされた電子回路でのクリティカルパス遅延を最適化するのに用いられ得る。それは、連続した回路の間で容量性負荷をデカップリングするためにも用いられ得る。

「時間同期された」（特に時間同期された信号）という用語は、所与の動作周波数との関係においてほぼ同時という意味で同じ時点で生じる電気的インパルス（例えば、立ち上がり又は立ち下がりエッジ）を示し得る。

「アナログデジタル変換器回路」という用語は、アナログ信号をそのデジタルの同等物へと変換する集積電子回路を示し得る。

「送受信機回路」という用語は、少なくとも２つのコンポーネント、すなわち、（ほとんどの場合）シリアル通信リンクを介して信号を送信及び受信するための送信機及び受信機を含む集積電子回路を示し得る。

「マルチプレクサ回路」という用語は、複数のアナログ又はデジタル入力信号間で選択をし、選択された入力を単一の出力ラインに転送する（データセレクタとしても知られている）集積電子回路を示し得る。

「デマルチプレクサ回路」という用語は、入来するデータストリームを、複数のより低いデータレートのデータストリームへと分解することを可能にする電子集積回路を示し得る。それは、典型的には高速シリアル通信リンクにおいて使用される逆マルチプレクサとしても示され得る。

「ＰＬＬ（位相同期ループ）プリスケーラ回路」という用語は、入来する高周波電気信号を整数除算によってより低い周波数へと低減するのに用いる電子計数回路をその入力側に含み得る位相同期ループアーキテクチャの形式の集積電子回路を示し得る。それによって、ＰＬＬ回路及び関連するタイマにフィードされる周波数は、それがＰＬＬ回路の仕様に適合するように、いかにプリスケーラレジスタが構成されるのかに従って低減される。

下記において、図の詳細な説明が与えられる。図中の全ての命令は、模式的なものである。まず、本発明の時間同期された出力を持つ同期分周器回路の一実施形態のブロック図が与えられている。

図１は、一実施形態に係る、時間同期された出力を持つ同期分周器回路の好適な実施形態のブロック図を示している。カウンタの形式でも実装され得る同期分周器回路１００は、各Ｄフリップフロップ回路１０２、１０６及びそれぞれのリタイミング用フリップフロップ回路１０４、１０８を含む複数の分周器ステージを含む。最小の実装は、２つの現分周器ステージ１１８、１２０を含むことになる。それによって、従来技術のＤフリップフロップは分周器回路並びにリタイミング用フリップフロップの広範な異なる実装技術において基本的なビルディングブロックとして用いられ得る。

現分周器ステージ１１８のリタイミング用フリップフロップ回路１０４の出力端子は、次の現分周器ステージ１２０、すなわち現分周器ステージ１１８の後の分周器ステージのＤフリップフロップ回路１０６の入力に接続されている。現分周器ステージ１１８は追加リタイミング用フリップフロップ回路１１０を含み、現分周器ステージ１１８の関連するリタイミング用フリップフロップ回路１０４の出力端子は現分周器ステージ１１８の追加リタイミング用フリップフロップ回路１１０の入力端子に接続されている。

結果的に、現分周器ステージ１１８の追加リタイミング用フリップフロップ回路１１０の出力信号１１４及び次の現分周器ステージ１２０のリタイミング用フリップフロップ回路１０８の出力端子１１６は、互いに対して時間同期されている、すなわちそれらの出力信号は同時に存在する。追加的に、出力信号１１４、１１６の両方は入力クロック信号１１２に対して予め定められた遅延を有する。

フリップフロップの異なるレイヤ１２２、１２４、１２６にはより理解しやすいように異なるフリップフロップが割り当てられているということも留意され得る。例えば、実際の周波数分周を構成するフリップフロップがレイヤ１２２に属し、関連するリタイミング用フリップフロップはレイヤ１２４に属し、追加リタイミング用フリップフロップ１１０はレイヤ１２６に属する。このようにして、より複雑な回路においてさえ、個々のフリップフロップがそれらのそれぞれのステージ及びレイヤによって識別され得る。

さらに、フリップフロップ１０６の内部信号遅延によって引き起こされる出力端子１１６での信号遅延は追加リタイミング用フリップフロップ１１０によって補償され得ることが留意され得る。したがって、これらの２つのフリップフロップ１０６，１１０は、互いに対応している。したがって、２つより多くの分周器ステージ１１８、１２０が実装され得る場合、先ほど述べたフリップフロップペア１０６、１１０のようなフリップフロップのペアが常にある。

図２は、一実施形態に係る、提案するアーキテクチャに用いる基本的なビルディングブロックの一実施形態、すなわちＤフリップフロップ２００のブロック図を示している。それぞれのＤフリップフロップ記号２０２が図２の上部領域に示されている。関連する模式的な回路２０４が図２の下側部分に示されている。Ｄフリップフロップは、その左側に例えばＣＰＬ技術（相補型パストランジスタ論理ラッチ）において実装された一次ラッチ２０６を含む。差動クロック信号ＣＫＰ、ＣＫＮが用いられ、一次ラッチ２０６の入力端子にフィードされる。残りの配線及び使用されているコンポーネントは従来技法から公知のはずである。一次ラッチ２０６の出力端子ＱＮ及びＱＰは、それぞれ入力ＤＰ及びＤＮという名称で、一次ラッチ２０６と基本的に同じコンポーネント及び配線を有する二次ラッチ２０８にクロスコネクトされている。ここでも、二次ラッチ２０８の出力端子ＱＮ、ＱＰは一次ラッチ２０６の同じ極性の入力端子ＤＮ、ＤＰにそれぞれ接続されている。Ｄフリップフロップ２００は２で分周する分周器を実装する。これが発生するのは、まず１つのクロックエッジ（例えば立ち上がり信号エッジ）によって入力データが一次ラッチ２０６にラッチされ、そして次のクロックエッジ（例えば次の信号エッジ）によって二次ラッチ２０８へ一次ラッチデータをコピーするからである。出力が反転され入力へとフィードバックされるので、同じ出力データが再び得られるまで、２つの入力クロックサイクルが必要となる。そうして、入力周波数が２で分周される。

図３は、一実施形態に係る、レイヤ３１８のリタイミング用フリップフロップを用いた従来のカウンタ３００のブロック図を示している。レイヤ３１６のフリップフロップは、リップルカウンタ（ここでは４ビット）から得られた同期分周器を実装する。レイヤ３１６の各ＤＦＦ（Ｄフリップフロップ）の出力は、カウントに影響するリップルをもたらす次のＤＦＦの入力に接続されている。レイヤ３１６の各ＤＦＦの出力はそれ自身の入力にも接続されている。この反転されたフィードバックが周波数を２で分周することを実行する。各ＤＦＦの出力は、カウンタの各重みのためのレイヤ３１８のそれぞれのサンプリングＤＦＦにも接続されている。これは、連続する回路、すなわち連続する分周器ステージからカウンタ負荷をデカップリングするために行われている。

チェーン内の各ＤＦＦの出力が次のＤＦＦの入力にその値を渡すことが必要なので、クロックの次のサイクルによってトリガされるカウンタのアップデートがＤＦＦのチェーン全体を通ってトラバースするまで全体のカウンタの値は有効である。クロック入力信号が参照数字Ｃ４を持ち、レイヤ３１８の各ＤＦＦの端子の出力ラインがそれぞれ、Ｃ８、Ｃ１６、Ｃ３２、Ｃ６４として示されていることが留意され得る。したがって、レイヤ３１８のリタイミング用ＤＦＦは、エッジアライナ、すなわち出力信号Ｃ８、Ｃ１６、Ｃ３２、Ｃ６４を後続の分周器ステージ３０８、３１０、３１２、３１４のＤＦＦ間での接続からデカップリングするものとしても示され得る。レイヤ３１８のＤＦＦは、エッジアライナ３０６を表す。したがって、レイヤ３１６のＤＦＦは分周器チェーン３０４を表す。ＤＦＦのチェーンを通るリップリングによって、このタイプのカウンタに対する名前、すなわち「リップルカウンタ」が与えられている。代替的には、クロックはＣ１としても示され得、出力端子はそれぞれ、Ｃ２、Ｃ４、Ｃ８、Ｃ１６として示され得た。

カウンタは、カウンタ出力の重みによって入力周波数（ここではＣ４クロック）が分周されるので、周波数分周器とみなされ得る。重みは特定の出力に到達するまで、１／２分周器の数に対応している。例えば、出力Ｃ６４における信号は、カウンタ３００の重み２＾４＝１６に対応し、したがって、それはＣ４／１６の信号比の割合で変化する。同様に、出力Ｃ３２ではカウンタ重み２＾３＝８に対応し、したがってＣ４／８の信号比でトグルする。図は１／４周期クロックＣ４に基づいているが、それは任意の種類のクロックであり得る。例えば、入力クロックとしてＣ２が用いられている場合、出力クロックのラベル付けが２ｘの分シフトすることになる（すなわち、Ｃ８はＣ４になり、Ｃ１６はＣ８になる、など）。なぜなら分周係数はクロック間の比（例えば、Ｃ８／Ｃ４は２での除算である）によって定められるためである。リップリング効果のために図３に係るカウンタは同期カウンタではなく、そのため本発明で提案する概念の一実施形態ではないことも留意され得る。

図４は、図３に係る従来のカウンタのタイミング図４００を示している。クロック信号Ｃ４、及びダイレクト出力信号Ｃ８、Ｃ１６、Ｃ３２、Ｃ６４（カウンタＤＦＦの出力）並びにリタイミング用ＤＦＦの出力信号Ｃ８ｒｅｔｉｍｅｄ、Ｃ１６ｒｅｔｉｍｅｄ、Ｃ３２ｒｅｔｉｍｅｄ、Ｃ６４ｒｅｔｉｍｅｄの間の関係は明確に識別され得る。周波数分周フリップフロップを通した伝播遅延ｔ_ｐｇは、この例では４＊ｔ_ｐｇがＴ_{ｃｙｃｌｅ}－ｔ_{ｓｅｔｕｐ}未満に留まるように分周器チェーンを通して合計され、ここで、Ｔ_{ｃｙｃｌｅ}（＝１／Ｃ４）は入力クロック（ここではＣ４）のサイクルタイムであり、ｔ_{ｓｅｔｕｐ}はレイヤ３１６上のリップルカウンタの出力をリタイムするリタイミングラッチのセットアップタイムである。リタイミングは、レイヤ３１６のリップルカウンタの出力の同期した動作を確立するために必要である。レイヤ３１８上のリタイムされた出力は互いに対して及びまた入力クロックに対して（ただしリタイミングラッチを通した伝播遅延に起因する固定オフセットを持つが）同期されている。この種類の同期は、条件４ｔ_ｐｇ＋ｔ_{ｓｅｔｕｐ}＜Ｔ_{ｃｙｃｌｅ}が満たされているために機能するというだけであり、したがって、レイヤ３１６上の全てのリップルカウンタ出力は、入力クロックＣ４の同じ半サイクル内で、ずれた状態で、生じる。増加した入力周波数Ｃ４又は過度に長いｔ_ｐｇのいずれもタイミングに違反することになり、同期の失敗をもたらし得る。なぜならいくつかのリップルカウンタ出力が入力クロックの他方の半サイクル内で生じ得、リタイミングラッチによって正しく捕捉されないであろうためである。

時間ｔ_ｐｇは、ステージごとに追加され、クロック信号周波数Ｃ４から独立してカスケードされるステージ数が制限される。それらはすぐにそれぞれのリタイミングラッチのセットアップタイムに重複する、又は入力クロックの次の半サイクルに入りさえし、その結果リタイミングラッチが正しくそれらをリタイムしないということになり得る。

図５は、提案する方法においてステージ３１２、３１４の２つが接続されているカウンタ回路５００の一実施形態を示している。これは同期カウンタに向けた第１の段階を表している。このカウンタは、ステージ３１２の出力がステージ３１４の分周器フリップフロップの入力に直接接続されているというアーキテクチャ上の変化を有する。特に、レイヤ３１８のリタイミング用フリップフロップが、フリップフロップのカウンタレイヤ３１６の分周器フリップフロップに接続されている（５０４）。加えて、レイヤ３１８内のステージ３１２のリタイミング用ＤＦＦの出力が、レイヤ５０２内の同じステージ３１２の別のリタイミング用ＤＦＦの入力に接続されている。

これら２つの変化（すなわち、分周器チェーン３０４からのリップル接続を断つこと及びレイヤ５０２内に別のリタイミングステージを導入すること）の正味は、Ｃ３２及びＣ６４の出力が互いに同期している（すなわち、それらが同時に状態を変化させる）ことである。

それらが同期されている理由は２重である：リップル接続が断たれており、前の（すなわちステージ３１２の）リタイムされた分周器の出力を、カウンタ（すなわちレイヤ３１６の分周器チェーンのＦＦ）の最後の重みの入力へフィードすることによって置き換えられているので、最後の分周器の出力は、最後の分周器（ステージ３１４、レイヤ３１６）を通した１つの伝播遅延の分、ＤＦＦによってオフセットされている。伝播遅延におけるこの差異を補償するために、１つのカウンタ重みを除いた最後のステージ（３１２）の既にリタイムされた出力が、ステージ３１２／レイヤ５０２のＤＦＦによって、もう一度リタイムされる。そしてこれが、出力Ｃ３２及びＣ６４を互いに同期させる。なぜなら、ＤＦＦステージ３１２／レイヤ５０２が最後のステージ（ステージ３１４／レイヤ３１６）のリタイミング用ＤＦＦと同じタイミングを発生させるので、それらの伝播遅延は同じであるためである。

図５において、下位の重み（Ｃ８、Ｃ１６）のリタイミングも複製され上方（ステージ３０８、３１０、レイヤ５０２）へ移動されているので、カウンタ重みＣ３２及びＣ６４の最後のリタイミング用ＤＦＦ（ステージ３１２及び３１４の最も上のもの）が一種の階段を構築していることが示されている。第１レイヤのリタイミング用ＤＦＦ（ステージ３０８，３１０／レイヤ３１８）を第２レベルのリタイミング用ＤＦＦ（レイヤ５０２）へと複製することは、４ｂ同期カウンタデバイスを導出するこの段階では機能の観点からはＣ８及びＣ１６にとって必要ない。なぜならそれらの出力Ｃ８及びＣ１６は依然第１及び第２ステージ３０８、３１０の間でのリップルカウンタ接続に影響されており、かつＣ３２及びＣ６４に同期していないからである。

図６は図５に係るカウンタ回路のタイミング図６００を示している。ここでは、状況は図４のものとは異なる。図示のために、Ｃ４サイクルタイムは図４と同じく示されているが、伝播遅延が増加されている。これは所与の伝播遅延値に対するデータレートを増加させること（それは実際に発生することだが、図において描写するのはより困難である）と挙動の観点で同じである。分周器のＣ６４が次のＣ４サイクルに入り、したがって第１レベルのリタイミングが失敗することになることが示されている。リップル接続を断ち、かつさらなる第２レベル（図５、５０２を比較せよ）のリタイミング用ＤＦＦを導入することで、分周されたクロックが第２のリタイミングの後に再び同期されるように、それらが再配列され得る。これは第１伝播遅延の合計が入力クロックサイクルタイムよりも小さいということによってのみ可能である。もう一度データレートを増加させれば、（又は極端には、図で示されているように、同じＣ４の入力周波数で伝播遅延を増加させれば、）同期を崩すであろう。図６の上付き文字「１」は図３の分周器チェーン３０４を指し、一方で上付き文字「２」は図５の分周器チェーン３０４を指す。

図７は、本発明で提案する方法においてステージのうちの３つが接続されているカウンタ回路７００の一実施形態を示している。ここで、カウンタ入力Ｃ１６は、既に同期されたＣ３２及びＣ６４に同期されている。分周器ステージ３０８及び３１０のために、レイヤ７０２においてリタイミング用ＤＦＦの別のレイヤが導入されている。上記で説明されたものと同じ原理が、ステージ３１０及びステージ３１２の間のリップルカウンタ接続を断つことで用いられている。それはリタイミングレイヤ３１８／ステージ３１０からステージ３１２への接続７０４によって置き換えられている。

図８は図７に係るカウンタ回路のタイミング図８００を示している。ここでは、リタイミング深度がレイヤ７０２における追加のＤＦＦによって増加している。上付き文字「３」は図７の回路を指す。このリタイミングは「Ｃ６４ｒｅｔｉｍｅｄ^１」及び「Ｃ３２ｒｅｔｉｍｅｄ^２」を「Ｃ１６ｒｅｔｉｍｅｄ^３」及び「Ｃ８ｒｅｔｉｍｅｄ^３」と再配列している。このリタイミングがなければ、Ｃ６４及びＣ３２はＣ１６とは異なるＣ４の半サイクルにあり、したがって適切な同期が可能ではないであろうことに留意されたい。図５及び図７のそれぞれの回路は、伝播遅延が、Ｃ８及びＣ１６が同じＣ４の半サイクルにあるようなものであることによってのみ完全に同期されることが可能である。

図９は、提案する方法において４つ全ての分周器ステージが接続されている時間同期された出力を持つ同期分周器回路９００の一実施形態を示している。図７と比較して、上記でＣ１６、Ｃ３２、Ｃ６４に適用された段階が繰り返され、そして、これにより図９に示されているアーキテクチャを生ずる。リタイミングレベル７０２及び９０２に分周器ステージ３０８の最終リタイミングステージが追加されており、その結果今や階段状の設計が明らかとなっている。ここで、ステージ３０８及び３１０も前述した方法で接続されている（９０４）。

リップルカウンタを非同期カウンタに変換するという適用された原理は、任意の数のカウンタビット又は周波数分周比に適用することができる。実用的な実装においては、追加的に導入されたリタイミングステージに起因して高まる入力クロック負荷によって制限が与えられ得る。しかしながら、その潜在的な弱点をそれぞれのドライバが対処し得る。

図１０は、図９に係るカウンタ回路のタイミング図１０００を示している。図９に係るカウンタは、最大のリタイミング深度を用いており、その結果Ｃ４の半サイクルが単一の分周器の伝播遅延と同じ短さであることが可能なので、最高の入力周波数で動作させることが可能である。前のリタイミングのアプローチとは対照的に、それは異なるリタイミングステージ（レイヤ９０２）で実装されており、タイミング図中で上付き文字「４」で示されており、図９の一番上のＤＦＦ（リタイミングレイヤ９０２）に対応している。

図９及び図１０のタイミング図に係る最終４ビットの同期された分周器は、１／（ｔ_ｐｇ＋ｔ_{ｓｅｔｕｐ}）付近の周波数で動作させることができ、ここで、ｔ_ｐｇはＤＦＦの伝播遅延であり、ｔ_{ｓｅｔｕｐ}は次のカウンタ重みすなわち次の分周器ステージのＤＦＦのセットアップタイムである。

同期が構築される方法により、最高の動作周波数は分周比（例えば、２＾Ｎ）に対し独立であり、実際には入力クロックが駆動する必要のある負荷によってのみ制限されることが明らかになる。

図１１は、同期カウンタのさらに発展した形態で用いられる強化Ｄフリップフロップの一実施形態１１００を示している。フリップフロップ１１０８は図２より既知である。それは一次ラッチ１１１４及び二次ラッチ１１１６を示している。しかしながら、ここでは、リセット信号の放出後にＤフリップフロップがそのカウント又は分周を再開できるように、差動リセット信号入力ＲＳＴ＿Ｎ及びＲＳＴ＿Ｐ並びにリセット後にセットされる値のための値入力がある。リセット入力ＲＳＴ＿Ｎ及びＲＳＴ＿Ｐ、並びに差動値入力ＲＳＴ＿ＶＮ及びＲＳＴ＿ＶＰが、それぞれ示されているように、パスゲートトランジスタ１１１０及び１１１２にフィードされている。

これには、二次ラッチ１１１６がトランスペアレントになる立ち下がり入力クロックエッジで、リセット信号が生じる必要がある。立ち下がりクロックエッジがゲーティングされ（すなわち一次ラッチの出力を二次ラッチの入力へと伝達するパスゲートがオフになり導電しない）、（制御信号ＲＳＴ＿Ｎ及びＲＳＴ＿Ｐによってイネーブルされる）リセット信号の印加に属する関係するパスゲートがイネーブルされ、かつ二次ラッチ１１１６のクロックに属する他のパスゲートがクロックゲーティングによって無効化されるので、値ＲＳＴ＿ＶＰ及びＲＳＴ＿ＶＮが二次ラッチのデータを上書きする。リセット機能性が一次ラッチ１１１４に適用され、かつリセット信号が立ち上がりクロックエッジで生じる場合、類似の実装が着想され得る。

さらに、Ｄフリップフロップで用いられた記号の回路同等物が示されている：その通常の出力Ｑを持ち、１／２周波数分周器、そのリセット入力Ｒ及びそのリセット値入力ＲＶとして構成されている、ＣＰＬロジックにおける完全なＤフリップフロップ１１０２の記号。追加的に、用いられているインバータが回路同等物１１０４並びに差動制御入力がゲートに接続されている２つのトランジスタを基本的に含むパスゲート１１０６、として示されている。

図１２は、図１１に係る修正されたＤフリップフロップを用いた３ビット同期カウンタのカウンタ１２００の一実施形態を示している。基本の構成はステージ３１０、３１２、３１４を持つ図７から既知である。しかしながら、ここではフリップフロップは図１１の形式で示されている。記号的には、そしてこの図中の全てのＤフリップフロップに当てはまるのだが、一番上のＤＦＦは、リセット入力Ｒに１２０４、リセット値入力１２０８、及びクロック入力Ｄ１２０６の参照数字を用いて示されている。この図中の全てのＤＦＦがセット値ＲＶ１、ＲＶ２、...ＲＶ９のための追加の値を有することにも留意されたい。したがって、カウンタ１２００へのリセット後に、ＤＦＦの各々がカウンタ値について必要に応じて「０」又は「１」にセットされ得る。

図１２のこの実施形態は、明確に定められたカウンタの状態からカウントを再開するためにリセット機能性が必要となる同期カウンタのための応用に役立ち得る。図１２はそのようなリセット機能性を持つ同期３ビットカウンタの例示的拡張を示している。高次の観点から見れば、リセットは、入力クロックのゲーティング後に、同期カウンタの個々のＤフリップフロップにリセット状態を適用し、リセット信号がデアサートされるとその明確に定められたリセット状態からカウントが再開されるようにすることによって実装されている。ゲーティング回路は、入力値としてクロックＣＫ＿ＩＮ及びリセット信号ＲＳＴを有し、ＣＫ信号をこの図の全てのＤＦＦに出力するインバータが後に続く、１２０２として示されている。

図１２に係る、リセット可能ＤＦＦを用いた例示的なリセット可能３ビットカウンタ１２００が次に説明される。カウンタ１２００のトポロジー及び相互接続はリセット可能でない同期３ビットカウンタと同一である。唯一の相違点は、クロックゲーティング回路（ここではＮＡＮＤゲートを用いて実装されている）、及び、個々のＤフリップフロップのＲ及びＲＶｘ入力である。Ｒはリセット信号を表し、ＲＶｘはＲが１２０４でアサートされたときに、「ｘ」で示されているＤフリップフロップがリセット状態でとる値を表している。信号ＲＶ１、...ＲＶ９は各々互いに独立であり、それぞれ論理０又は論理１のいずれかであり、ＲＳＴ信号がアサートされた場合にエンコードされたリセット状態を表す。信号ＲＶ１、...、ＲＶ９は、リセット信号ＲＳＴ（図１１に係る差動Ｄフリップフロップ中のＲＳＴ＿Ｎ、ＲＳＴ＿Ｐで示されている）がデアサートされると、そこからカウンタ１２００がカウントを再開するはずのＤフリップフロップの論理状態を表している。

リセット可能な同期された３ビットカウンタ１２００の模式図は左上側に破線ボックスを含む。このボックスは、冗長であり得かつ省略され得る回路部分を識別している。ボックスがＬＳＢ（最下位ビット）パイプライン（すなわち、カウンタのＬＳＢ重みが図１２の図中で上向きに伝播している分周器ステージ）の列で生じているのが、その理由である。ＬＳＢは２の周期を有するので、ＬＳＢ列中のカウンタ１２００の状態は、２ＬＳＢクロックサイクル（すなわち、４入力クロックサイクル）の後に繰り返す。そのため、出力ＤＯＵＴ＜０＞は、図中でボックスの真下に位置するそれぞれのＤフリップフロップ出力から、情報を失うことなく既に取得されていることができる。カウンタ１２００のより高い重みに対しては、ＬＳＢ＋１の周期は４ＬＳＢクロックサイクル（すなわち、８入力クロックサイクル）である等となる。省略され得る冗長な部分に関するこの言明は、リセット可能でないカウンタにもまた当てはまることにも留意されたい。

図１３は、図１２に係る、３ビット同期カウンタの選択された信号のタイミング／タイミング図を示している。波形図１３００は、リセット信号ＲＳＴのアサーションが入来するクロックＣＫ＿ＩＮのゲーティングをもたらし、カウンタ出力ＤＯＵＴ＜０＞、ＤＯＵＴ＜１＞、及びＤＯＵＴ＜２＞がゼロにリセットされる一方、ＲＳＴのデアサーションがクロックを再びイネーブルし、その結果ＲＶ１、...、ＲＶ９のリセット値がリセット段階の間にカウンタの状態をセットしたところから、カウンタがカウントを再開することを示している。

本発明で提案する時間同期された出力を持つ同期分周器回路は広範な異なるより複雑な回路、数例を挙げるとすなわち、高速通信リンクのシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）、送受信機（例えば５Ｇ通信規格における送信機／受信機）、マルチプレクサ及びデマルチプレクサ並びにＰＬＬプリスケーラ回路、でも用いられ得るということにも留意されたい。

本発明の様々な実施形態の記載は、図示の目的で提示されてきたが、網羅的であること、又は、開示される実施形態に限定されることを意図するものではない。説明された実施形態の範囲及び趣旨から逸脱することなく、多くの修正及び変形が、当業者には明らかになるであろう。本明細書において用いられる用語は、実施形態の原理、実用的な応用又は市場で見られる技術に対する技術的改善を最も良好に説明し、又は本明細書において開示される実施形態を他の当業者が理解することを可能にするように選択されている。

本発明の態様は、本発明の実施形態に係る方法、装置（システム）、及びコンピュータプログラム製品のフローチャート図及び／又はブロック図を参照して、本明細書で説明されている。フローチャート図及び／又はブロック図の各ブロック、及び、フローチャート図及び／又はブロック図におけるブロックの組み合わせは、コンピュータ可読プログラム命令によって実装可能であることが理解されるであろう。

本明細書で用いられている用語は特定の実施形態を説明することのみを目的としており、本発明を制限することを意図するものではない。本明細書で用いられている場合、そうでないと明確に文脈が明示していない限りは、単数形の「ａ」、「ａｎ」及び「ｔｈｅ」は複数形も含むことを意図している。「備える、有する、含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「備える、有する、含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書において用いられている場合、言及された特徴、整数、段階、操作、要素及び／又はコンポーネントの存在を指定するが、１又は複数の他の特徴、整数、段階、操作、要素、コンポーネント及び／又はそれらの群の存在又は追加を排除するものではない、ということがさらに理解されるであろう。

下記の特許請求の範囲中の対応する構造、素材、アクション、及び全てのミーンズプラスファンクション要素又はステッププラスファンクション要素の均等物は、他の特許請求されている要素との組み合わせにおいて機能を実行するための任意の構造、素材、又はアクションを、具体的に特許請求されているものとして、含むことが意図されている。本発明の説明は、図示及び説明の目的で提示されてきたが、網羅的であること、又は開示された形態の発明に限定されることを意図するものではない。多くの修正及び変形は、本発明の範囲及び趣旨から逸脱することなく、当業者にとっては明らかであろう。実施形態は、本発明の原理及び実用的な応用を最も良好に説明し、他の当業者が、想起される特定の用途に適するように様々な修正が加えられた様々な実施形態に関して、本発明を理解することを可能とするために、選択及び説明されている。

まとめると、本発明概念は下記によって要約され得る。

Ｄフリップフロップ回路及びそれぞれのリタイミング用フリップフロップ回路を各々有する複数の分周器ステージを備え、ここで現分周器ステージの前記リタイミング用フリップフロップ回路の出力端子が次の分周器ステージの前記Ｄフリップフロップ回路の入力に接続されており、前記現分周器ステージが追加リタイミング用フリップフロップ回路を含み、前記現分周器ステージの前記リタイミング用フリップフロップ回路の前記出力端子が前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の入力端子に接続されており、その結果前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の出力信号及び前記次の分周器ステージの前記リタイミング用フリップフロップ回路の出力端子が互いに対して時間同期されている、時間同期された出力を持つ同期分周器回路。

入力クロック信号が全ての残りのフリップフロップのクロック入力端子に接続されている、一実施形態。複数の分周器ステージの数が２よりも大きい場合には、現分周器ステージのリタイミング用フリップフロップのそれぞれの出力信号は同期分周器回路を通ってカスケードされている、一実施形態。前記同期分周器回路がＣＰＬ技術、ＤＰＬ技術、ＣＭＯＳロジック技術又はバイポーラ技術を含む群から選択された１つの上に構築されている、一実施形態。前記Ｄフリップフロップの各々が、一次ラッチ、及び出力端子が前記一次ラッチの入力端子に交差するように接続されている二次ラッチを備える、一実施形態。前記Ｄフリップフロップの各々が、シングルエンドの形態で実装されており、インバータが前記Ｄフリップフロップの各々のＤ入力に接続されている、一実施形態。前記Ｄフリップフロップの各々が、シングルエンドの形態で実装されており、そして前記Ｄフリップフロップの反転された出力信号が前記Ｄフリップフロップの各々のそれぞれの入力に接続されている、一実施形態。前記Ｄフリップフロップの各々が差動クロック入力を含む、一実施形態。前記Ｄフリップフロップの各々が、インバータステージと共に実装されたシングルエンドのクロック入力を含む、一実施形態。前記リタイミング用フリップフロップの各々がＤフリップフロップ又はラッチを含む、一実施形態。前記リタイミング用フリップフロップ及び前記Ｄフリップフロップの各々が、リセット入力及び値入力を含む、一実施形態。リセット信号によって制御されるように適合されたクロックゲーティング回路もさらに含む、一実施形態。前記同期分周器回路がアナログデジタル変換器回路に組み込まれている、一実施形態。前記同期分周器回路が高速リンクのための送受信機回路に組み込まれている、一実施形態。前記同期分周器回路がマルチプレクサ回路に組み込まれている、一実施形態。前記同期分周器回路がデマルチプレクサ回路に組み込まれている、一実施形態。前記同期分周器回路がＰＬＬプリスケーラ回路に組み込まれている、一実施形態。

本発明の様々な実施形態の記載は、図示の目的で提示されてきたが、網羅的であること、又は、開示される実施形態に限定されることを意図するものではない。説明された実施形態の範囲から逸脱することなく、多くの修正及び変形が、当業者には明らかになるであろう。本明細書において用いられる用語は、実施形態の原理、実用的な応用又は市場で見られる技術に対する技術的改善を最も良好に説明し、又は本明細書において開示される実施形態を他の当業者が理解することを可能にするように選択されている。

Claims (18)

1. 複数の分周器ステージ
   を備え、前記複数の分周器ステージの各々はＤフリップフロップ回路及びそれぞれのリタイミング用フリップフロップ回路を有し、ここで前記複数の分周器ステージのうちの現分周器ステージの前記リタイミング用フリップフロップ回路の出力端子が前記複数の分周器ステージのうちの次の分周器ステージの前記Ｄフリップフロップ回路の入力に接続されており、
   前記複数の分周器ステージのうちの前記現分周器ステージが追加リタイミング用フリップフロップ回路を含み、前記複数の分周器ステージのうちの前記現分周器ステージの前記リタイミング用フリップフロップ回路の前記出力端子が前記複数の分周器ステージのうちの前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の入力端子に接続されており、
   前記複数の分周器ステージのうちの前記現分周器ステージの前記追加リタイミング用フリップフロップ回路の出力信号及び前記複数の分周器ステージのうちの前記次の分周器ステージの前記リタイミング用フリップフロップ回路の出力端子が互いに対して時間同期されている、
   時間同期された出力を持つ同期分周器回路。
2. 入力クロック信号が全てのフリップフロップのクロック入力端子に接続されている、請求項１に記載の同期分周器回路。
3. 前記複数の分周器ステージの数が２よりも大きく、現分周器ステージのリタイミング用フリップフロップのそれぞれの出力信号が前記同期分周器回路を通ってカスケードされている、請求項１又は２に記載の同期分周器回路。
4. 前記同期分周器回路がＣＰＬ（相補型パストランジスタ論理）技術、ＤＰＬ（ダブルパストランジスタ論理）技術、ＣＭＯＳ（相補型金属酸化膜半導体）ロジック技術及びバイポーラ技術を含む群から選択された１つに基づき構築されている、請求項１又は２に記載の同期分周器回路。
5. 前記Ｄフリップフロップ回路の各々が、一次ラッチ、及び前記それぞれの一次ラッチの入力端子に前記出力端子が交差するように接続されている二次ラッチを備える、請求項１又は２に記載の同期分周器回路。
6. 前記Ｄフリップフロップ回路の各々がシングルエンドの形態で実装されており、インバータが前記Ｄフリップフロップ回路の各々のＤ入力に接続されている、請求項１又は２に記載の同期分周器回路。
7. 前記Ｄフリップフロップ回路の各々がシングルエンドの形態で実装されており、前記Ｄフリップフロップ回路の反転された出力信号が前記Ｄフリップフロップ回路の各々のそれぞれの入力に接続されている、請求項１又は２に記載の同期分周器回路。
8. 前記Ｄフリップフロップ回路の各々が差動クロック入力を備える、請求項１又は２に記載の同期分周器回路。
9. 前記Ｄフリップフロップ回路の各々が、インバータステージと共に実装されたシングルエンドのクロック入力を備える、請求項１又は２に記載の同期分周器回路。
10. 前記リタイミング用フリップフロップ回路の各々がＤフリップフロップを備える、請求項１又は２に記載の同期分周器回路。
11. 前記リタイミング用フリップフロップ回路の各々がラッチを備える、請求項１又は２に記載の同期分周器回路。
12. 前記リタイミング用フリップフロップ回路及び前記Ｄフリップフロップ回路の各々が、リセット入力及び値入力を備える、請求項１又は２に記載の同期分周器回路。
13. リセット信号によって制御されるように適合させたクロックゲーティング回路
    をさらに備える、請求項１又は２に記載の同期分周器回路。
14. 前記同期分周器回路がアナログデジタル変換器回路に組み込まれている、請求項１又は２に記載の同期分周器回路。
15. 前記同期分周器回路が高速リンクのための送受信機回路に組み込まれている、請求項１又は２に記載の同期分周器回路。
16. 前記同期分周器回路がマルチプレクサ回路に組み込まれている、請求項１又は２に記載の同期分周器回路。
17. 前記同期分周器回路がデマルチプレクサ回路に組み込まれている、請求項１又は２に記載の同期分周器回路。
18. 前記同期分周器回路がＰＬＬ（位相同期ループ）プリスケーラ回路に組み込まれている、請求項１又は２に記載の同期分周器回路。

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