JP2024510056A - 電力分配合成器及びカスケード接続回路 - Google Patents

Abstract

本発明の電力分配合成器は、第１分配側端子を形成する第１端と、前記第１端とは反対側に位置する第２端とを有する第１の１／４波長線路と、第２分配側端子を形成する第３端と、前記第３端とは反対側に位置する第４端とを有し、かつ、前記第１の１／４波長線路から離間した第２の１／４波長線路と、前記第１端と前記第３端の間に設けられた吸収抵抗と、前記第２端と前記第４端との接続により形成された合成側端子と、前記第１の１／４波長線路及び前記第２の１／４波長線路が互いに平行に延びている線路平行領域と、前記第１の１／４波長線路及び前記第２の１／４波長線路が互いに同じ方向に折り曲げられた線路折曲領域とを有する線路折曲回路と、を備える。

Description

本発明は、電力分配合成器及びカスケード接続回路に関する。

特許文献１には、マイクロ波やミリ波等の高周波信号の電力を１つに合成したり複数に分配したりする電力分配合成器が開示されている。特許文献１の電力分配合成器は、複数のウィルキンソン分配合成回路（以下、単に分配合成回路と呼ぶ。）を複数段階に設けることで、１つの合成側端子に対して２のべき乗の数（２^ｎ個；ｎは２以上の整数であり、電力分配合成器の段階の数である）の分配側端子を有する。各分配合成回路は、電気長が１／４波長である２つの１／４波長線路と、分配側端子をなす２つの１／４波長線路の第１端の間に設けられた吸収抵抗と、２つの１／４波長線路の第２端同士を接続する合成側端子と、を有する。

特許文献１の電力分配合成器では、１つの合成側端子と２つの分配側端子の中点とを通る直線に関して、１／４波長線路が対称に配置されており、第１段階の２つの分配合成回路の合成側端子が、第２段階の１つの分配合成回路の２つの分配側端子に接続される。同様にして、第（Ｓ－１）段階（Ｓは２以上ｎ以下の整数）の２つの分配合成回路の合成側端子は、第Ｓ段階の１つの分配合成回路の２つの分配側端子に接続される。このような電力分配合成器では、段階が高い程（Ｓの値が大きい程）分配合成回路の１／４波長線路に流れる高周波信号の電力が大きくなる。

日本国特許第３２０９０８６号公報

ところで、電力分配合成器において扱う高周波信号の周波数が高くなるほど、分配合成回路では２つの１／４波長線路の分配側端子の間隔（吸収抵抗の電気長）を小さくすることが好ましい。２つの分配側端子同士の間隔が大きくなると、吸収抵抗を経由する回り込み信号の位相回転量が１８０°にならずに回り込み信号が一方の１／４波長線路の第１端においてキャンセルされず、端子間アイソレーション特性が劣化するためである。

しかしながら、特許文献１の電力分配合成器において、第Ｓ段階の分配合成回路の２つの分配側端子の間隔（吸収抵抗の電気長）を小さくすると、第（Ｓ－１）段階（Ｓは２以上ｎ以下の整数）の分配合成回路の合成側端子と、第Ｓ段階の分配合成回路の分配側端子との間隔が大きくなってしまい、第（Ｓ－１）段階の合成側端子と第Ｓ段階の分配側端子とを接続する接続配線が長くなってしまう。その結果として、電力分配合成器において、専有面積（フットプリント）が大きくなり、電力伝送のロスが大きくなってしまう、という問題がある。

さらに、上述した電力分配合成器には、第ｎ段階（最終段階目）の１個の合成側端子における合成側インピーダンスが第１段階の２^ｎ個の分配側端子における分配側インピーダンスよりも大きいものがある。このような電力分配合成器は、電力の分配合成機能に加え、分配側インピーダンスと合成側インピーダンスとの間でインピーダンスを変換する機能も担う。

ここで、各分配合成回路の１／４波長線路の特性インピーダンスは、分配側インピーダンスと合成側インピーダンスとによって決定される。分配側インピーダンスをＺｉｎ（Ω）、合成側インピーダンスをＺｏｕｔ（Ω）とした場合に、各分配合成回路の１／４波長線路の特性インピーダンスＺｏ（Ω）は、以下の式で表される。
Ｚｏ＝（２×Ｚｉｎ×Ｚｏｕｔ）^１／２ ・・・（１）

例えば、上述したインピーダンス変換機能も担う電力分配合成器を構成するためには、第１段階から第ｎ段階まで分配合成回路の１／４波長線路の特性インピーダンスを徐々に大きくする（第Ｓ段階の１／４波長線路の特性インピーダンスを第（Ｓ－１）段階の１／４波長線路の特性インピーダンスよりも大きくする）ことが考えられる。この場合には、第１段階から第ｎ段階まで分配合成回路の１／４波長線路の線路幅が徐々に小さくなる（第Ｓ段階の１／４波長線路の線路幅が第（Ｓ－１）段階の１／４波長線路の線路幅よりも小さくなる）。

また、分配合成回路の１／４波長線路は、例えば、図６に示すように、サイドシールド付きのマイクロストリップ線路５００で構成されることがある。図６に示すサイドシールド付きのマイクロストリップ線路５００は、基板２の第１面２ａに形成されて１／４波長線路をなす信号線路５０１及び２つのサイドグランド配線５０２と、基板２の第２面２ｂ（第１面２ａと反対側に向く面）に形成されたグランド配線５０３とを有する。サイドグランド配線５０２は、信号線路５０１の両側に間隔をあけて配され、信号線路５０１と平行するように延びる。グランド配線５０３は、基板２の厚さ方向において信号線路５０１と重なるように配され、信号線路５０１に沿って延びる。グランド配線５０３の線幅Ｌは、信号線路５０１の線路幅をＷ、信号線路５０１と各サイドグランド配線５０２との間隔をＳとして、以下の式（２）で表される。
Ｌ＞Ｗ＋２×Ｓ ・・・（２）

ところで、分配合成回路（特に１／４波長線路）の専有面積（フットプリント）を小さくするためには、例えば、２つの１／４波長線路を折り曲げる（例えば、互いに平行して延びる２つの１／４波長線路をその長手方向の中途部で同じ方向に折り曲げる）ことが考えられる。
しかしながら、１／４波長線路がサイドシールド付きのマイクロストリップ線路５００である場合には、１／４波長線路の特性インピーダンスが大きくなる程、１／４波長線路（信号線路５０１）の線路幅Ｗが小さくなるが、信号線路５０１と各サイドグランド配線５０２との間隔Ｓが大きくなるため、グランド配線５０３の線幅Ｌは大きくなる。このため、インピーダンス変換機能も担う電力分配合成器において、各段階における１／４波長線路を同じように折り曲げようとしても、比較的高い段階（例えば、第２段階から第（ｎ－１）段階）では、１／４波長線路の折曲部分における金属密度が、製造上の金属密度の制約を越えてしまうことがある。

前述した通り、電力分配合成器では、段階が高い程（Ｓの値が大きい程）分配合成回路の１／４波長線路に流れる高周波信号の電力が大きくなる。このため、上述の通り、段階が高くなるにつれ徐々に小さくなるように１／４波長線路の線路幅を設定すると、段階が高い程、線路幅の小さな１／４波長線路に対して大きな電力が流れてしまう。このため、この種の電力分配合成器では、高い段階（例えば、第ｎ段階や第（ｎ－１）段階など）において電力がジュール損失となる割合が増大し、高い段階の分配合成回路（特に１／４波長線路）における耐電力性が低くなることによって信頼性が低下してしまう、という問題がある。

本発明は、上述した事情に鑑みてなされたものであって、小型化が可能となり、電力伝送のロスを低減することが可能な電力分配合成器を提供することを目的とする。

本発明は、上述した事情に鑑みてなされたものであって、高い段階の分配合成回路の１／４波長線路を低い段階の分配合成回路の１／４波長線路と同様に折り曲げても、高い段階の分配合成回路における金属密度を低い段階の分配合成回路における金属密度と同程度に低く抑えることが可能な電力分配合成器を提供することを目的とする。

本発明は、上述した事情に鑑みてなされたものであって、耐電力性を高めることで信頼性を向上することが可能な電力分配合成器を提供することを目的とする。

本発明の一態様に係る電力分配合成器は、第１分配側端子を形成する第１端と、前記第１端とは反対側に位置する第２端とを有する第１の１／４波長線路と、第２分配側端子を形成する第３端と、前記第３端とは反対側に位置する第４端とを有し、かつ、前記第１の１／４波長線路から離間した第２の１／４波長線路と、前記第１端と前記第３端の間に設けられた吸収抵抗と、前記第２端と前記第４端との接続により形成された合成側端子と、前記第１の１／４波長線路及び前記第２の１／４波長線路が互いに平行に延びている線路平行領域と、前記第１の１／４波長線路及び前記第２の１／４波長線路が互いに同じ方向に折り曲げられた線路折曲領域とを有する線路折曲回路と、を備える。

本発明の一態様に係る電力分配合成器においては、前記第１の１／４波長線路は、前記第１の１／４波長線路の一部が折り曲げられて形成された屈曲部を備え、前記屈曲部は、前記第２の１／４波長線路に平行ではない部分を有してもよい。

本発明の一態様に係る電力分配合成器においては、前記第１の１／４波長線路は、前記第１端と前記第２端との間に位置するとともに前記第１の１／４波長線路を１８０°折り返すように屈曲させる第１屈曲部を有し、前記第１端から前記第１屈曲部に向かう線路方向と、前記第１屈曲部から前記第２端に向かう線路方向とは、互いに逆方向であり、前記第２の１／４波長線路は、前記第３端と前記４端との間に位置するとともに前記第２の１／４波長線路を１８０°折り返すように屈曲させる第２屈曲部を有し、前記第３端から前記第２屈曲部に向かう線路方向と、前記第２屈曲部から前記第４端に向かう線路方向とは、互いに逆方向であってもよい。

本発明の一態様に係る電力分配合成器は、前記第１の１／４波長線路の前記第１端に接続された第１接続端子を有する第１回路ブロックと、前記第２の１／４波長線路の前記第３端に接続された第２接続端子を有する第２回路ブロックと、を備え、前記第１回路ブロック及び前記第２回路ブロックは、前記第１端及び前記第３端が配列する配列方向に並んでおり、前記第１接続端子及び前記第２接続端子は、前記第１端及び前記第３端の前記配列方向において互いに対向してもよい。

本発明の一態様に係る電力分配合成器は、（２^ｎ－１）個（ｎは２以上の整数）の分配合成回路が段階的に接続されているＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージを有する分配合成回路部と、２^ｎ個の回路ブロックと、を備え、前記（２^ｎ－１）個の分配合成回路の各々は、前記第１分配側端子と、前記第２分配側端子と、前記第１の１／４波長線路と、前記第２の１／４波長線路と、前記吸収抵抗と、前記合成側端子とを有し、第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々は、第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子に接続されており、前記（２^ｎ－１）個の分配合成回路の少なくとも１つは、前記線路折曲回路であり、前記２^ｎ個の回路ブロックは、前記第１段目の回路ステージの前記２^ｎ個の分配側端子に対応して接続されており、前記２^ｎ個の回路ブロックは、２^ｎ個／２の回路ブロックが第１方向に一列に並ぶ第１回路ブロック群と、２^ｎ個／２の回路ブロックが前記第１方向に一列に並ぶ第２回路ブロック群とを形成し、前記第１回路ブロック群は、前記第１方向に直交する第２方向において前記第２回路ブロック群から間隔をあけて配置されており、前記分配合成回路部は、前記第１回路ブロック群と前記第２回路ブロック群との間に配置されてもよい。

本発明の一態様に係る電力分配合成器は、（２^ｎ－１）個（ｎは２以上の整数）の分配合成回路が段階的に接続されているＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージを有する分配合成回路部を備え、前記（２^ｎ－１）個の分配合成回路の各々は、前記第１分配側端子と、前記第２分配側端子と、前記第１の１／４波長線路と、前記第２の１／４波長線路と、前記吸収抵抗と、前記合成側端子とを有し、第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々は、第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子に接続されており、少なくとも前記第１段目の回路ステージを構成する前記分配合成回路は、前記線路折曲回路であり、第２段目の回路ステージから第（ｎ－１）段目の回路ステージまでの複数段から選択される少なくとも１つの段階の回路ステージを構成する前記分配合成回路の前記第１の１／４波長線路及び前記第２の１／４波長線路は、前記第１分配側端子及び前記第２分配側端子から互いに逆側に延びてループ状に形成されてもよい。

本発明の一態様に係る電力分配合成器は、（２^ｎ－１）個（ｎは２以上の整数）の分配合成回路が段階的に接続されているＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージを有する分配合成回路部を備え、前記（２^ｎ－１）個の分配合成回路の各々は、前記第１分配側端子と、前記第２分配側端子と、前記第１の１／４波長線路と、前記第２の１／４波長線路と、前記吸収抵抗と、前記合成側端子とを有し、第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々は、第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子に接続されており、前記（２^ｎ－１）個の分配合成回路の少なくとも１つは、前記線路折曲回路であり、前記第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々と前記第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子との接続において、前記第１分配側端子と前記合成側端子とを接続する接続配線の長さは、前記第２分配側端子と前記合成側端子とを接続する接続配線の長さとは異なってもよい。

本発明の一態様に係るカスケード接続回路は、各々が、上述した態様に係る電力分配合成器を形成する（２^ｎ－１）個の分配合成回路と、前記（２^ｎ－１）個の分配合成回路が段階的に接続されているｎ段（ｎは２以上の整数）の回路ステージと、を備え、第ｎ段目の回路ステージを構成する前記分配合成回路の前記合成側端子における合成側インピーダンスは、第１段目の回路ステージを構成する前記分配合成回路の前記分配側端子における分配側インピーダンスよりも大きくてもよい。

本発明の一態様に係るカスケード接続回路においては、前記ｎ段の回路ステージに含まれるＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージにおいて、第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、第ｎ段目の回路ステージを構成する前記分配合成回路の前記合成側端子における合成側インピーダンスは、第１段目の回路ステージを構成する前記分配合成回路の前記分配側端子における分配側インピーダンスよりも大きく、前記第１の１／４波長線路及び前記第２の１／４波長線路の各々は、サイドシールドを有するマイクロストリップ線路で構成されており、少なくとも一組の連続する２つの段階の回路ステージを構成する前記分配合成回路において、一方の段階を構成する前記分配合成回路の前記第１の１／４波長線路の線路幅と他方の段階を構成する前記分配合成回路の前記第１の１／４波長線路の線路幅が互いに等しく、及び、一方の段階を構成する前記分配合成回路の前記第２の１／４波長線路の線路幅と他方の段階を構成する前記分配合成回路の前記第２の１／４波長線路の線路幅とが互いに等しくてもよい。

本発明の一態様に係るカスケード接続回路においては、前記ｎ段の回路ステージに含まれる、Ｓ段（Ｓは２以上かつｎ以下の整数）の回路ステージ及びｉ段（ｉは２以上かつ（ｎ－１）以下の整数）の回路ステージにおいて、第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、第ｉ段目の回路ステージから第ｎ段目の回路ステージを構成する複数の前記分配合成回路の複数の前記第１の１／４波長線路の線路幅が互いに等しく、第ｉ段目の回路ステージから第ｎ段目の回路ステージを構成する複数の前記分配合成回路の複数の前記第２の１／４波長線路の線路幅が互いに等しく、第ｉ段目の回路ステージから第ｎ段目の回路ステージを構成する複数の前記分配合成回路の各々の前記第１の１／４波長線路及び前記第２の１／４波長線路は、第１線路幅を有し、第１段目の回路ステージから第（ｉ－１）段目の回路ステージを構成する複数の前記分配合成回路における前記分配合成回路の前記第１の１／４波長線路及び前記第２の１／４波長線路の複数の線路幅のうち、最大の線路幅は、第２線路幅であり、前記第１線路幅は、前記第２線路幅よりも大きくてもよい。

本発明の一態様に係るカスケード接続回路においては、前記ｎ段の回路ステージに含まれるＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージにおいて、第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、第１段目の回路ステージから第ｎ段目の回路ステージまでの複数段から選択されかつ連続して並ぶ２つ以上の回路ステージにおいて、前記回路ステージの段数が増加するにしたがって、前記回路ステージを構成する前記分配合成回路の前記第１の１／４波長線路の線路幅及び前記第２の１／４波長線路の線路幅が順に増加してもよい。

本発明の一態様に係るカスケード接続回路においては、前記ｎ段の回路ステージに含まれる、Ｓ段（Ｓは２以上かつｎ以下の整数）の回路ステージ及びｊ段（ｊは２以上かつｎ以下の整数）の回路ステージにおいて、第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、前記第１の１／４波長線路及び前記第２の１／４波長線路の各々は、マイクロストリップ線路で形成されており、第ｊ段目の回路ステージを構成する少なくとも一つの前記分配合成回路の前記第１分配側端子及び前記第２分配側端子の分配側インピーダンスは、第１段目の前記第１分配側端子と前記第２分配側端子における分配側インピーダンス及び第ｎ段目の前記分配合成回路の前記合成側端子における合成側インピーダンスよりも大きくてもよい。

本発明の一態様に係る電力分配合成器は、第１分配側端子を形成する第１端と、前記第１端とは反対側に位置する第２端とを有する第１の１／４波長線路と、第２分配側端子を形成する第３端と、前記第３端とは反対側に位置する第４端とを有し、かつ、前記第１の１／４波長線路から離間した第２の１／４波長線路と、前記第１端と前記第３端の間に設けられた吸収抵抗と、前記第２端と前記第４端との接続により形成された合成側端子と、を備え、前記第１の１／４波長線路は、前記第１端と前記第２端との間に位置するとともに前記第１の１／４波長線路を１８０°折り返すように屈曲させる第１屈曲部を有し、前記第１端から前記第１屈曲部に向かう線路方向と、前記第１屈曲部から前記第２端に向かう線路方向とは、互いに逆方向であり、前記第２の１／４波長線路は、前記第３端と前記４端との間に位置するとともに前記第２の１／４波長線路を１８０°折り返すように屈曲させる第２屈曲部を有し、前記第３端から前記第２屈曲部に向かう線路方向と、前記第２屈曲部から前記第４端に向かう線路方向とは、互いに逆方向である。

本発明の一態様によれば、電力分配合成器において、小型化が可能であり、電力伝送のロスを低減することができる。

本発明の一態様によれば、電力分配合成器において、高い段階の分配合成回路の１／４波長線路を低い段階の分配合成回路の１／４波長線路と同様に折り曲げても、高い段階の分配合成回路における金属密度を低い段階の分配合成回路における金属密度と同程度に低く抑えることができる。

本発明によれば、電力分配合成器における耐電力性を高めて信頼性を向上することができる。

本発明の第１実施形態に係る電力分配合成器を示す平面図である。 図１の電力分配合成器を模式的に示す図である。 図１の電力分配合成器において、同一の第２段階目の分配合成回路に接続される２つの第１段階目の分配合成回路を拡大して示す図である。 図１の電力分配合成器において、第２段階目及び第３段階目の分配合成回路を拡大して示す図である。 本発明の第２実施形態に係る電力分配合成器を示す平面図である。 第２実施形態において、分配合成回路を構成する１／４波長線路を模式的に示す断面図である。 本発明の第３実施形態に係る電力分配合成器を示す模式図である。 図７の電力分配合成器を構成する分配合成回路を示す模式図である。

（第１実施形態）
以下、本発明の第１実施形態に係る電力分配合成器について、図面を参照して説明する。
図１，２に示すように、電力分配合成器１は、基板２に設けられた複数の分配側回路ブロック３Ａ～３Ｈ（回路ブロック）、１つの合成側回路ブロック４、及び、これら複数の分配側回路ブロック３Ａ～３Ｈと合成側回路ブロック４とを接続する分配合成回路部５、を備える。

各分配側回路ブロック３は、例えば、マイクロ波やミリ波等の高周波信号を出力（あるいは送信）したり、外部から高周波信号を入力（あるいは受信）したりする。分配側回路ブロック３の数は、２^ｎ個（ｎは２以上の整数）である。
複数の分配側回路ブロック３の各々は、１／４波長線路５１に接続される接続端子３１を有する。接続端子３１は、後述する第１接続端子３１Ｆ又は第２接続端子３１Ｓに対応する。

電力分配合成器１では、２^ｎ個の分配側回路ブロック３から分配合成回路部５に入力された高周波信号の電力を、分配合成回路部５において一つに合成した上で、合成側回路ブロック４に出力することができる。また、電力分配合成器１では、合成側回路ブロック４から分配合成回路部５に入力された高周波信号の電力を、分配合成回路部５において２^ｎ個に分配した上で、２^ｎ個の分配側回路ブロック３に出力することができる。

分配合成回路部５は、２^ｎ個の分配側回路ブロック３に対し、（２^ｎ－１）個の分配合成回路５０を備える。具体的には、分配合成回路部５は、（２^ｎ－１）個の分配合成回路５０が段階的に接続されているＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージ６０を有する。図示例における構造においては、ｎは３である。このため、分配側回路ブロック３の数は８個であり、分配合成回路５０の数は、７つであり、回路ステージ６０の段数は、３である。
なお、本実施形態では、ｎが３の場合を説明するが、ｎは２であってもよいし、４以上であってもよい。

以下の説明では、３つの段数を有する回路ステージ６０を、「回路ステージ６０の第１段階目」、「回路ステージ６０の第２段階目」、「回路ステージ６０の第３段階目」と称する場合があり、あるいは、単に、「第１段階目」、「第２段階目」、「第３段階目」と称する場合がある。
第Ｓ段目の回路ステージ６０を、単に、「第Ｓ段階目」と称する場合がある。
第（Ｓ－１）段目の回路ステージ６０を、単に、「第（Ｓ－１）段階目」と称する場合がある。
第ｎ段目の回路ステージ６０を、単に、「第ｎ段階目」と称する場合がある。
第（ｎ－１）段目の回路ステージ６０を、単に、「第（ｎ－１）段階目」と称する場合がある。
第ｉ段目の回路ステージ６０を、単に、「第ｉ段階目」と称する場合がある。
第（ｉ－１）段目の回路ステージ６０を、単に、「第（ｉ－１）段階目」と称する場合がある。
第ｊ段目の回路ステージ６０を、単に、「第ｊ段階目」と称する場合がある。
また、分配側回路ブロック３Ａ～３Ｈを単に分配側回路ブロック３又は回路ブロック３と称する場合がある。
また、合成側回路ブロック４を単に回路ブロック４と称する場合がある。

図３，４に示すように、７つの分配合成回路５０の各々は、２つの１／４波長線路５１と、１つの吸収抵抗５２と、１つの合成側端子５３と、を有する。
２つの１／４波長線路５１の一方は、第１の１／４波長線路５１Ｆである。２つの１／４波長線路５１の他方は、第２の１／４波長線路５１Ｓである。
第１の１／４波長線路５１Ｆは、第１分配側端子５４を形成する第１端５４Ｆと、第１端５４Ｆとは反対側に位置する第２端５３Ｓとを有する。言い換えると、長さ方向における第１の１／４波長線路５１Ｆの第１端５４Ｆは第１分配側端子５４である。

第２の１／４波長線路５１Ｓは、第２分配側端子５４を形成する第３端５４Ｔと、第３端５４Ｔとは反対側に位置する第４端５３Ｆとを有する。第２の１／４波長線路５１Ｓは、第１の１／４波長線路５１Ｆから離間している。言い換えると、長さ方向における第２の１／４波長線路５１Ｓの第３端５４Ｔは第２分配側端子５４である。

以下の説明では、第１の１／４波長線路５１Ｆ及び第２の１／４波長線路５１Ｓの各々を単に１／４波長線路５１と称する場合がある。
また、第１分配側端子５４及び第２分配側端子５４の各々を単に分配側端子５４と称する場合がある。

１／４波長線路５１は、例えば、基板２の第１面２ａ（図１，２参照）に形成された導体からなり、線状に延びている。２つの１／４波長線路５１の長さは互いに等しい。吸収抵抗５２は、第１の１／４波長線路５１Ｆの第１端５４Ｆ（分配側端子５４）と、第２の１／４波長線路５１Ｓの第３端５４Ｔ（分配側端子５４）との間に設けられている。
合成側端子５３は、第１の１／４波長線路５１Ｆの第２端５３Ｓと、第２の１／４波長線路５１Ｓの第４端５３Ｆとの接続により形成されている。

図１，２に示すように、回路ステージ６０の第１段階目は、第１分配側端子５４及び第２分配側端子５４を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の分配合成回路で構成されている。つまり、本実施形態ではｎ＝３であるため、回路ステージ６０の第１段階目は、合計で８個の分配側端子を有し、かつ、４個の分配合成回路５０（５０ＡＬ、５０ＡＲ）を有する。すなわち、７個の分配合成回路５０のうち４個は、第１段階目の分配合成回路５０ＡＬ，５０ＡＲである。第１段階目の４個の分配合成回路５０ＡＬ，５０ＡＲは、合計で８個の分配側端子５４を有している。これら８個の分配側端子５４は、８個の分配側回路ブロック３に一つずつ接続されている。

７個の分配合成回路５０のうち別の２個は、回路ステージ６０の第（Ｓ－１）段階目、すなわち、第２段階目の分配合成回路５０Ｂである。図３に示すように、第２段階目の分配合成回路５０Ｂは、第１端５４Ｆを有する第１の１／４波長線路５１Ｆと、第３端５４Ｔを有する第２の１／４波長線路５１Ｓを有する。第１端５４Ｆは第１分配側端子５４であり、第３端５４Ｔは第２分配側端子５４である。分配合成回路５０Ｂの２つの分配側端子５４のうちの一方（第１分配側端子）は、第１段階目の分配合成回路５０ＡＬの合成側端子５３に接続されている。分配合成回路５０Ｂの２つの分配側端子５４のうちの他方（第２分配側端子）は、第１段階目の分配合成回路５０ＡＲの合成側端子５３に接続されている。

電力分配合成器１は、第１の１／４波長線路５１Ｆの第１端５４Ｆに接続された第１接続端子３１Ｆを有する回路ブロック３（第１回路ブロック）と、第２の１／４波長線路５１Ｓの第３端に接続された第２接続端子３１Ｓを有する回路ブロック３（第２回路ブロック）と、を備える。
図１に示す例では、回路ブロック３Ａ、３Ｃ、３Ｅ、３Ｇが第１回路ブロックに相当する。回路ブロック３Ｂ、３Ｄ、３Ｆ、３Ｈが第２回路ブロックに相当する。
図３を参照すると、第１回路ブロックに相当する回路ブロック３Ａ及び第２回路ブロックに相当する回路ブロック３Ｂは、第１端５４Ｆ及び第３端５４Ｔが配列する配列方向に並んでいる。回路ブロック３Ａ、３Ｂにおいて、第１接続端子３１Ｆ及び第２接続端子３１Ｓは、第１端５４Ｆ及び第３端５４Ｔの配列方向において互いに対向している。つまり、第１接続端子３１Ｆ及び第２接続端子３１Ｓは、上記配列方向において、互いに対向する部位に（すなわち互いに近くに）位置している。
同様に、第１回路ブロックである回路ブロック３Ｃ、３Ｅ，３Ｇ及び第２回路ブロックである回路ブロック３Ｄ、３Ｆ，３Ｈにおいても、上述した構成が採用される。

図１，２に示すように、回路ステージ６０の第Ｓ段階目、すなわち、第３段階目を構成する１つの分配合成回路、すなわち、７個の分配合成回路５０のうち残り１個は、第３段階目の分配合成回路５０Ｃである。図４に示すように、第３段階目の分配合成回路５０Ｃの２つの分配側端子５４（第１分配側端子、第２分配側端子）の各々は、回路ステージ６０の第２段階目を構成する１つの分配合成回路５０Ｂの合成側端子５３に接続されている。
言い換えると、分配合成回路５０Ｃの第１分配側端子は、第２段階目の２つの分配合成回路５０Ｂのうちの一方の合成側端子５３に接続されている。分配合成回路５０Ｃの第２分配側端子は、第２段階目の２つの分配合成回路５０Ｂのうちの他方の合成側端子５３に接続されている。また、図１，２に示すように、第３段階目の分配合成回路５０Ｃの合成側端子５３は、合成側回路ブロック４に接続される。

図示例の分配合成回路部５では、高周波信号の電力を第３段階目で合成又は分配するように構成されている。なお、分配合成回路部５において高周波信号の電力を合成又は分配する段階の数は、分配側回路ブロック３の数（２^ｎ個）に応じて適宜変わる。分配側回路ブロック３の数が２^ｎ個である場合、高周波信号の電力を合成又は分配する段階の数は、ｎ（ｎは整数）である。

図１，２に示すように、第１実施形態では、４個（２^ｎ／２個）の分配側回路ブロック３が、第１方向（以下、左右方向とも呼ぶ）に一列に並べられ、１つの回路ブロック群３００（第１回路ブロック群及び第２回路ブロック群）を構成している。そして、２つの回路ブロック群３００である第１回路ブロック群３００Ａ及び第２回路ブロック群３００Ｂが、第１方向に直交する第２方向（以下、上下方向とも呼ぶ）に間隔をあけて配置されている。分配合成回路部５は、これら２つの回路ブロック群３００の間に配置されている。
以下の説明では、２つの回路ブロック群３００の一方を上側回路ブロック群３００Ａと呼び、他方を下側回路ブロック群３００Ｂと呼ぶことがある。また、上側回路ブロック群３００Ａから下側回路ブロック群３００Ｂに向かう方向を下方、その逆方向を上方と呼ぶことがある。

図１～５においては、上方ＵＤ（上方向）、下方ＤＤ（下方向）、左方ＬＤ（左方向）、及び右方ＲＤ（右方向）が示されている。つまり、上下方向は、上方ＵＤ及び下方ＤＤに対応する。左右方向は、左方ＬＤ及び右方ＲＤに対応する。

図１，３に示すように、第１段階目において、分配合成回路５０ＡＬ，５０ＡＲは、同一の構成を有する。分配合成回路５０ＡＬの２つの分配側端子５４に接続される２つの分配側回路ブロック３Ａ、３Ｂは、２つの分配側端子５４の配列方向（以下、左右方向とも呼ぶ）に並べられている。
同様に、分配合成回路５０ＡＲの２つの分配側端子５４に接続される２つの分配側回路ブロック３Ｃ、３Ｄは、２つの分配側端子５４の配列方向（以下、左右方向とも呼ぶ）に並べられている。

８個の回路ブロックは、回路ステージ６０の第１段階目の２^ｎ個の分配側端子５４に対応して接続されている。

具体的に、分配合成回路５０ＡＬの２つの分配側端子５４の一方の端子である第１端５４Ｆは、分配側回路ブロック３Ａの第１接続端子３１Ｆに接続されており、他方の端子である第３端５４Ｔは、分配側回路ブロック３Ｂの第２接続端子３１Ｓに接続されている。分配側回路ブロック３Ａ、３Ｂが配列する方向（左右方向）において、分配側回路ブロック３Ａの第１接続端子３１Ｆの部位は、分配側回路ブロック３Ｂの第２接続端子３１Ｓの部位に対向している。
これにより、分配側回路ブロック３Ａ、３Ｂの接続端子３１に分配合成回路５０ＡＬの２つの分配側端子５４を直接接続しても、これら２つの分配側端子５４同士の間隔（吸収抵抗５２の電気長）を小さく抑えることができる。

同様に、分配合成回路５０ＡＲの２つの分配側端子５４の一方の端子である第１端５４Ｆは、分配側回路ブロック３Ｃの第１接続端子３１Ｆに接続されており、他方の端子である第３端５４Ｔは、分配側回路ブロック３Ｄの第２接続端子３１Ｓに接続されている。分配側回路ブロック３Ｃ、３Ｄが配列する方向（左右方向）において、分配側回路ブロック３Ｃの第１接続端子３１Ｆの部位は、分配側回路ブロック３Ｄの第２接続端子３１Ｓの部位に対向している。
これにより、分配側回路ブロック３Ｃ、３Ｄの接続端子３１に分配合成回路５０ＡＲの２つの分配側端子５４を直接接続しても、これら２つの分配側端子５４同士の間隔（吸収抵抗５２の電気長）を小さく抑えることができる。

分配合成回路部５を構成する７個の分配合成回路５０の少なくとも１つは、線路折曲回路５Ｃを備える。線路折曲回路５Ｃは、線路平行領域５Ａと、線路折曲領域５Ｂとを有する。線路平行領域５Ａにおいては、第１の１／４波長線路５１Ｆ及び第２の１／４波長線路５１Ｓが互いに平行に延びている。線路折曲領域５Ｂにおいては、第１の１／４波長線路５１Ｆ及び第２の１／４波長線路５１Ｓが互いに同じ方向に折り曲げられている。

特に、線路平行領域５Ａにおいては、第１段階目の分配合成回路５０ＡＬ，５０ＡＲは、いずれも、２つの１／４波長線路５１が互いに平行するように延びている。線路折曲領域５Ｂにおいては、長手方向の中途部５Ｄにおいて２つの１／４波長線路５１が互いに同じ方向に折り曲げられている。
例えば、図３に示すように、上側回路ブロック群３００Ａの２つの分配側回路ブロック３Ａ～３Ｄに接続された第１段階目の分配合成回路５０ＡＬ，５０ＡＲの各々の２つの１／４波長線路５１は、上側回路ブロック群３００Ａから下方に延びており、第１の１／４波長線路５１Ｆは部位５Ｅにおいて直角に折り曲げられ、左右方向の一方側に延びており第２の１／４波長線路５１Ｓは、部位５Ｆにおいて直角に折り曲げられ、左右方向の一方側に延びている。

左右方向に並ぶ第１段階目の２つの分配合成回路５０ＡＬ，５０ＡＲの１／４波長線路５１は、左右方向において互いに近づくように延びている。これにより、左右方向に並ぶ第１段階目の２つの分配合成回路５０ＡＬ，５０ＡＲの分配側端子５４が左右方向において互いに離れて位置していても、第１段階目の２つの分配合成回路５０ＡＬ，５０ＡＲの合成側端子５３を互いに近づくように位置させることができる。

図３においては、左側に位置する左側分配合成回路５０ＡＬの１／４波長線路５１が右方向にのみ延び、当該左側分配合成回路５０ＡＬの合成側端子５３が、右側に位置する右側分配合成回路５０ＡＲの分配側端子５４の近くに位置する。このため、右側分配合成回路５０ＡＲの１／４波長線路５１は、分配側端子５４から右方向（所定方向）に延びた後、中途部５Ｄにおいて１８０°折り返され、左方向（左側分配合成回路５０ＡＬの合成側端子５３に近づく方向、すなわち、所定方向と反対の方向）に延びている。これにより、右側分配合成回路５０ＡＲの１／４波長線路５１の長さが確保されている。

つまり、第１の１／４波長線路５１Ｆは、第１屈曲部５Ｇを有している。第１屈曲部５Ｇは、第１端５４Ｆと第２端５３Ｓとの間に位置し、かつ、第１の１／４波長線路５１Ｆを１８０°折り返すように屈曲させている。ここで、第１端５４Ｆから第１屈曲部５Ｇに向かう線路方向と、第１屈曲部５Ｇから第２端５３Ｓに向かう線路方向とは、互いに逆方向である。

また、第２の１／４波長線路５１Ｓは、第２屈曲部５Ｈを有している。第２屈曲部５Ｈは、第３端５４Ｔと第４端５３Ｆとの間に位置し、かつ、第２の１／４波長線路５１Ｓを１８０°折り返すように屈曲させている。ここで、第３端５４Ｔから第２屈曲部５Ｈに向かう線路方向と、第２屈曲部５Ｈから第４端５３Ｆに向かう線路方向とは、互いに逆方向である。

このように、左側分配合成回路５０ＡＬ及び右側分配合成回路５０ＡＲの１／４波長線路５１をレイアウトすることで、各分配合成回路５０の１／４波長線路５１の長さを確保しつつ、左右方向に並ぶ４つの分配側回路ブロック３の間隔を小さく抑えることができる。
図３には示されていないが、下側回路ブロック群３００Ｂ（図１参照）の２つの分配側回路ブロック３に接続された第１段階目の分配合成回路５０ＡＬ，５０ＡＲの２つの１／４波長線路５１のレイアウトは、図３に例示した構造を上下反転した構造を有する。すなわち、上側回路ブロック群３００Ａ及び下側回路ブロック群３００Ｂは、後述する接続配線５９に対して線対称の関係にある。

図３に示すように、第２段階目の１つの分配合成回路５０Ｂの２つの分配側端子５４（第１分配側端子、第２分配側端子）に相当する第１端５４Ｆ及び第３端５４Ｔは、左右に並ぶ第１段階目の２つの分配合成回路５０ＡＬ，５０ＡＲの合成側端子５３にそれぞれ接続されている。図３では、第２段階目（Ｓ段階目）の分配側端子５４と第１段階目（Ｓ－１段階目）の合成側端子５３とが、接続配線５７を介して接続されている。第２段階目の分配側端子５４と第１段階目の合成側端子５３とは、例えば、直接接続されてもよい。また、図３においては、第２段階目の１つの分配合成回路５０Ｂの第１分配側端子５４と第１段階目の分配合成回路５０ＡＬの合成側端子５３とを接続する接続配線５７の長さは、第２段階目の１つの分配合成回路５０Ｂの第２分配側端子５４と第１段階目の分配合成回路５０ＡＲの合成側端子５３とを接続する接続配線５７の長さとは異なっている。

図４に示すように、第２段階目の分配合成回路５０Ｂは、第１段階目の分配合成回路５０ＡＬ，５０ＡＲと同様に、互いに平行するように延びる２つの１／４波長線路５１を有する。分配合成回路５０Ｂは、長手方向の中途部５Ｄにおいて２つの１／４波長線路５１が互いに同じ方向に折り曲げられた線路折曲領域５Ｂを有する線路折曲回路５Ｃを有する。第２段階目の分配合成回路５０Ｂは、第１段階目の右側分配合成回路５０ＡＲ（図３参照）と同様の構成を有する。すなわち、分配合成回路５０Ｂの１／４波長線路５１は、分配側端子５４から右方向（所定方向）に延びた後、中途部５Ｄにおいて１８０°折り返され、左方向（左側分配合成回路５０ＡＬの合成側端子５３に近づく方向、すなわち、所定方向と反対の方向）に延びている。これにより、第２段階目の分配合成回路５０Ｂは、図１，２に示すように、概ね第１段階目の右側分配合成回路５０ＡＲの下側（あるいは上側）に並ぶように配置される。このため、第１段階目の左側分配合成回路５０ＡＬの下側（あるいは上側）には空きスペースがある。

上記した第１段階目や第２段階目のように、２つの１／４波長線路５１が同じ方向に折り曲げられた分配合成回路５０では、図３，４に示すように、２つの１／４波長線路５１のうち一方に、他方の１／４波長線路５１に対して平行ではない形状、蛇行形状、折り曲げ形状を有する屈曲部５５が形成されている。
つまり、第１の１／４波長線路５１Ｆは、第１の１／４波長線路５１Ｆの一部が折り曲げられて形成された屈曲部５５を備える。屈曲部５５は、第２の１／４波長線路５１Ｓに平行ではない部分を有する。２つの１／４波長線路５１の長さに差が生じないようにするため、屈曲部５５の形状は、適宜選択される。
屈曲部５５が形成されることで、２つの１／４波長線路５１が同じ方向に折り曲げられても、２つの１／４波長線路５１の長さに差が生じることを防ぐことができる。

図１，２に示すように、上側回路ブロック群３００Ａと第２段階目の分配合成回路５０Ｂとの間において、第１段階目の分配合成回路５０ＡＬ，５０ＡＲ及び第２段階目の分配合成回路５０Ｂは、上側回路ブロック群３００Ａから下方向に向けて順番に並ぶ。
同様に、下側回路ブロック群３００Ｂと第２段階目の分配合成回路５０Ｂとの間において、第１段階目の分配合成回路５０ＡＬ，５０ＡＲ及び第２段階目の分配合成回路５０Ｂは、下側回路ブロック群３００Ｂから上方向に向けて順番に並ぶ。
このため、第３段階目（最終段階目）の分配合成回路５０Ｃは、上下方向に並ぶ２つの第２段階目の分配合成回路５０Ｂの間に配置される。

図４に示すように、第３段階目の分配合成回路５０Ｃは、２つの１／４波長線路５１、すなわち、第１の１／４波長線路５１Ｆ及び第２の１／４波長線路５１Ｓを有する。この２つの１／４波長線路５１は、分配側端子５４から左方向に向けて延びている。具体的に、第３段階目の分配合成回路５０Ｃの２つの１／４波長線路５１の各々は、上下方向に蛇行しながら左方向に延びるメアンダ配線となっている。これにより、第３段階目の分配合成回路５０Ｃの２つの１／４波長線路５１の長さを確保しつつ、左右方向において１／４波長線路５１が専有する領域を小さく抑えることができる。

図１，２に示すように、第３段階目の分配合成回路５０Ｃの合成側端子５３と合成側回路ブロック４とは、接続配線５９を介して接続されている。
第１実施形態の電力分配合成器１では、第２段階目及び第３段階目の分配合成回路５０Ｂ，５０Ｃが、上下方向に間隔をあけて位置する第１段階目の分配合成回路５０ＡＬ，５０ＡＲの間の領域のうち右側部分に寄せて配置されている。これにより、上下方向における第１段階目の分配合成回路５０ＡＬ，５０ＡＲの間の領域のうち左側部分の空きスペースに、合成側回路ブロック４を配置することができる。また、第３段階目の分配合成回路５０Ｃの合成側端子５３と合成側回路ブロック４とを接続する接続配線５９の長さを短くすることができる。なお、上下方向における第１段階目の分配合成回路５０ＡＬ，５０ＡＲの間の領域の左側部分の他の空きスペースには、例えば、ＩＣの外部接続端子やバンプ（不図示）などが配置されてもよい。

以上説明したように、第１実施形態の電力分配合成器１では、第（Ｓ－１）段階目（Ｓは２以上かつｎ以下の整数）の２つの分配合成回路５０の合成側端子５３が、第Ｓ段階目の１つの分配合成回路５０の２つの分配側端子５４にそれぞれ接続された電力分配合成器１における電力伝送のロスを低減することができる。
具体的には、１つの合成側端子５３と２つの分配側端子５４の中点とを通る直線に関して、１／４波長線路５１が対称に配置されていないので、合成側端子５３及び分配側端子５４の位置をある程度自由に設定することができる。そのため、第（Ｓ－１）段階目（例えば、第１段階目）の２つの分配合成回路５０の分配側端子５４が互いに離れて位置していても、第（Ｓ－１）段階目の所定の分配合成回路５０の２つの１／４波長線路５１が第（Ｓ－１）段階目の別の分配合成回路５０に近づくように折り曲げられることで、第（Ｓ－１）段階目の２つの分配合成回路５０の合成側端子５３を互いに近くに位置させることができる。これにより、第（Ｓ－１）段階目の２つの分配合成回路５０の合成側端子５３に接続される第Ｓ段階目（例えば、第２段階目）の１つの分配合成回路５０の２つの分配側端子５４の間隔（吸収抵抗５２の電気長）を小さくすることができる。つまり、第（Ｓ－１）段階目の分配合成回路５０の合成側端子５３と第Ｓ段階目の分配合成回路５０の分配側端子５４とを接続する接続配線５７を短くしたり無くしたりすることができるため、電力伝送のロスを小さくすることができる。
以上のことから、電力分配合成器１において、小型化が可能となり、電力伝送のロスを低減することが可能となる。

また、第１実施形態の電力分配合成器１では、分配側端子５４である第１端５４Ｆに接続される分配側回路ブロック３（第１回路ブロック）の第１接続端子３１Ｆと、分配側端子５４である第３端５４Ｔに接続される分配側回路ブロック３（第２回路ブロック）の第２接続端子３１Ｓとが、２つの分配側回路ブロック３（第１回路ブロック、第２回路ブロック）が並ぶ方向において互いに対向する部位に（すなわち互いに近くに）位置している。このため、２つの分配側回路ブロック３の接続端子３１が互いに遠くに位置する場合と比較して、第１実施形態では、分配側端子５４と分配側回路ブロック３の接続端子３１とを接続する接続配線が不要となるため、電力分配合成器１において、小型化が可能となり、電力伝送のロスを小さくすることができる。

また、第１実施形態の電力分配合成器１では、２^ｎ／２個（ｎは２以上の整数）の分配側回路ブロック３が左右方向（第１方向）に一列に並べられた２つの回路ブロック群３００を構成している。２つの回路ブロック群３００は、上下方向（第２方向）に間隔をあけて配置されている。
上側回路ブロック群３００Ａと第２段階目の分配合成回路５０Ｂとの間において、第１段階目の分配合成回路５０ＡＬ，５０ＡＲ及び第２段階目の分配合成回路５０Ｂは、上側回路ブロック群３００Ａから下方向に向けて順番に並ぶ。
同様に、下側回路ブロック群３００Ｂと第２段階目の分配合成回路５０Ｂとの間において、第１段階目の分配合成回路５０ＡＬ，５０ＡＲ及び第２段階目の分配合成回路５０Ｂは、下側回路ブロック群３００Ｂから上方向に向けて順番に並ぶ。

さらに、上下方向に並ぶ２つの第（ｎ－１）段階目（例えば、第２段階目）の２つの分配合成回路５０の間に、第ｎ段階目（例えば、第３段階目）の分配合成回路５０が配置される。
このため、２^ｎ個全ての分配側回路ブロック３が左右方向（第１方向）に一列に並ぶ場合と比較して、第ｎ段階目（最終段階目）の分配合成回路５０における２つの分配側端子５４の間隔（吸収抵抗５２の電気長）を小さくしても、第（ｎ－１）段階目の分配合成回路５０の合成側端子５３と、第ｎ段階目（最終段階目）の分配合成回路５０の分配側端子５４とを接続する接続配線を短くする、あるいは当該接続配線を無くすことができる。これにより、電力分配合成器１において、さらなる小型化が可能となり、電力伝送のロスをさらに低減することが可能となる。

（第２実施形態）
次に、本発明の第２実施形態に係る電力分配合成器について、主に図５，６を参照して説明する。以降の説明において、既に説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。

第２実施形態に係る電力分配合成器１Ｘにおいては、少なくとも第１段階目の回路ステージを構成する分配合成回路５０は、線路折曲回路５Ｃを有する。回路ステージ６０の第２段階目から第（ｎ－１）段階目までの複数段の回路ステージから選択される少なくとも１つの段を構成する分配合成回路５０の第１の１／４波長線路５１Ｆ及び第２の１／４波長線路５１Ｓは、第１分配側端子及び第２分配側端子から互いに逆側に延びてループ状に形成されている。

例えば、図５に示すように、第２実施形態に係る電力分配合成器１Ｘの分配合成回路部５´において、第１段階目の分配合成回路５０ＡＬ，５０ＡＲは、第１実施形態と同様に、２つの１／４波長線路５１が同じ方向に屈曲する線路折曲回路５Ｃである。一方、第２段階目の分配合成回路５０Ｂ´は、第１実施形態と異なり、線路折曲回路５Ｃではない。
第２実施形態に係る第２段階目の分配合成回路５０Ｂ´では、２つの１／４波長線路５１が２つの分配側端子５４から互いに逆方向に延びてループ状に形成されている。
具体的に、分配合成回路５０Ｂ´は、第１の１／４波長線路５１Ｆと第２の１／４波長線路５１Ｓとを有する。第１の１／４波長線路５１Ｆは、略Ｕ字状を形成するように、第１分配側端子５４を形成する第１端５４Ｆから合成側端子５３に向けて延びる。第２の１／４波長線路５１Ｓは、第１の１／４波長線路５１Ｆとは逆の略Ｕ字状を形成するように、第２分配側端子５４を形成する第３端５４Ｔから合成側端子５３に向けて延びる。これにより、第１の１／４波長線路５１Ｆ及び第２の１／４波長線路５１Ｓは環状の線路を形成している。

また、第２実施形態に係る電力分配合成器１Ｘでは、第３段階目（最終段階目）の分配合成回路５０Ｃの２つの１／４波長線路５１は、第１実施形態と同様に、分配側端子５４から左方向に向けて延びている。ここで、分配側端子５４とは、分配合成回路５０Ｂ´の分配側端子５４である。分配合成回路５０Ｃの合成側端子５３は、接続配線５９を介して合成側回路ブロック４に接続されている。
図５において、分配合成回路５０Ｃの２つの１／４波長線路５１は、蛇行せずに延びているが、例えば、第１実施形態と同様に蛇行しながら延びてもよい。

第２実施形態の電力分配合成器１Ｘによれば、第１実施形態と同様の効果を奏する。
また、第２実施形態の電力分配合成器１Ｘでは、第２段階目の分配合成回路５０Ｂ´では、２つの１／４波長線路５１が２つの分配側端子５４から互いに逆側に延びてループ状に形成されている。これにより、分配合成回路５０の１／４波長線路５１が、図６に示すサイドシールド付きのマイクロストリップ線路５００によって構成された場合であっても、第２段階目の分配合成回路５０Ｂ´における金属密度を低く抑えることができる。以下、この点について説明する。

図６に示すように、サイドシールド付きのマイクロストリップ線路５００は、基板２の第１面２ａに形成されて１／４波長線路５１をなす信号線路５０１及び２つのサイドグランド配線５０２と、基板２の第２面２ｂ（第１面２ａと反対側に向く面）に形成されたグランド配線５０３とを有する。サイドグランド配線５０２は、信号線路５０１の両側に間隔をあけて配され、信号線路５０１と平行するように延びる。グランド配線５０３は、基板２の厚さ方向において信号線路５０１と重なるように配され、信号線路５０１に沿って延びる。グランド配線５０３の線幅Ｌは、信号線路５０１の線幅をＷ、信号線路５０１と各サイドグランド配線５０２との間隔をＳとして、以下の式（２）で表される。
Ｌ＞Ｗ＋２×Ｓ・・・（２）

サイドシールド付きのマイクロストリップ線路５００では、特性インピーダンスが高くなるほどグランド配線５０３の線幅Ｌが大きくなる。このため、１／４波長線路５１がサイドシールド付きのマイクロストリップ線路５００によって構成される場合、第２段階目の分配合成回路５０Ｂ´における特性インピーダンスが、第１段階目の分配合成回路５０ＡＬ，５０ＡＲにおける特性インピーダンスよりも大きいと、第２段階目における１／４波長線路５１（信号線路５０１）に対応するグランド配線５０３の線幅Ｌは、第１段階目におけるグランド配線５０３の線幅Ｌよりも大きくなる。このため、図１～４に例示した第１実施形態のように、第２段階目の分配合成回路５０Ｂが線路折曲回路５Ｃを有する場合には、第１段階目と比較して線幅Ｌが大きい第２段階目のグランド配線５０３が１／４波長線路５１と同様に上下方向において４つ並ぶことになる。このため、線幅Ｌが小さいグランド配線５０３が上下方向に４つ並ぶ第１段階目の右側分配合成回路５０ＡＲと比較して、第２段階目の分配合成回路５０Ｂにおける金属密度が大きくなる。その結果として、第２段階目の分配合成回路５０Ｂにおける金属密度が、製造上の金属密度の制約を越えてしまうことがある。

これに対し、第２実施形態の電力分配合成器１Ｘでは、第２段階目の分配合成回路５０Ｂ´を構成する２つの１／４波長線路５１がループ状に形成されている。このため、グランド配線５０３の線幅Ｌが大きい第２段階目の分配合成回路５０Ｂ´において、上下方向に並ぶグランド配線５０３の個数を少なくする（図５の例では２つにする）ことができる。したがって、第２段階目の分配合成回路５０Ｂ´における金属密度を低く抑えることが可能となる。

第２実施形態において、分配合成回路部５において高周波信号の電力を合成又は分配する段階の数は、３段階目に限らず、分配側回路ブロック３の数（２^ｎ個）に応じて適宜変わってよい。分配側回路ブロック３の数が２^ｎ個である場合、高周波信号の電力を合成又は分配する段階の数はｎ（ｎは整数）であればよい。そして、２つの１／４波長線路５１がループ状に形成される分配合成回路５０は、第２段階目の分配合成回路５０Ｂ´に適用されることに限らず、第２段階目から第（ｎ－１）段階目までの少なくとも一つの段階の分配合成回路５０に適用されてよい。この場合であっても、前述した効果を奏する。

（第３実施形態）
以下、本発明の第３実施形態に係るカスケード接続回路について、図面を参照して説明する。
第３実施形態に係るカスケード接続回路２００は、第１実施形態に係る電力分配合成器１に対応する電力分配合成器１０１を形成する（２^ｎ－１）個の分配合成回路１５０と、（２^ｎ－１）個の分配合成回路１５０が段階的に接続されているｎ段（ｎは２以上の整数）の回路ステージ１６０とを備える。本実施形態では、ｎは３である。したがって、カスケード接続回路２００は、３段階の回路ステージ１６０を備える。
図７に示すように、電力分配合成器１０１は、基板１０２に設けられた分配合成回路部１０５を備える。分配合成回路部１０５は、（２^ｎ－１）個の分配合成回路１５０を有する。分配合成回路１５０の各々は、第１実施形態に係る分配合成回路５０に対応する。
なお、ｎは２であってもよいし、４以上であってもよい。

分配合成回路部１０５は、２^ｎ個（ｎは２以上の整数）の分配側入出力端子１０３と、１つの合成側入出力端子１０４と、を有する。分配合成回路部１０５では、２^ｎ個の分配側入出力端子１０３に入力（あるいは受信）されたマイクロ波やミリ波等の高周波信号の電力を一つに合成した上で、合成側入出力端子１０４から外部に出力（あるいは送信）することができる。また、分配合成回路部１０５では、合成側入出力端子１０４に入力（あるいは受信）された高周波信号の電力を、２^ｎ個に分配した上で、２^ｎ個の分配側入出力端子１０３から外部に出力（あるいは送信）することができる。

分配合成回路部１０５は、２^ｎ個の分配側入出力端子１０３に対し、（２^ｎ－１）個の分配合成回路１５０を備える。図示例における分配合成回路１５０の数は、７つである。

図７に示すように、３段階の回路ステージ１６０のうちのＳ段階目（Ｓは２以上かつｎ以下の整数）において、回路ステージ１６０の第１段階目は、第１分配側端子及び第２分配側端子を含む合計で２^ｎ個の分配側端子１５４を有する。さらに、回路ステージ１６０の第１段階目は、２^ｎ／２個の分配合成回路１５０で構成されている。第Ｓ段階目の回路ステージ１６０を構成する分配合成回路１５０の第１分配側端子及び第２分配側端子は、回路ステージ１６０の第（Ｓ－１）段階目を構成する２つの分配合成回路１５０の合成側端子の各々に接続されている。

図７及び図８に示すように、分配合成回路１５０は、２つの１／４波長線路１５１と、１つの吸収抵抗１５２と、１つの合成側端子１５３と、を有する。
以下では、図７の符号Ｐで示された１つの分配合成回路１５０を例にして、分配合成回路１５０の構造を説明する。符号Ｐで示された分配合成回路１５０の構造は、他の６個の分配合成回路１５０にも適用されている。

分配合成回路１５０において、２つの１／４波長線路１５１の一方は、第１の１／４波長線路１５１Ｆである。２つの１／４波長線路１５１の他方は、第２の１／４波長線路１５１Ｓである。
第１の１／４波長線路１５１Ｆは、第１分配側端子１５４を形成する第１端１５４Ｆと、第１端１５４Ｆとは反対側に位置する第２端１５３Ｓとを有する。
第２の１／４波長線路１５１Ｓは、第２分配側端子１５４を形成する第３端１５４Ｔと、第３端１５４Ｔとは反対側に位置する第４端１５３Ｆとを有する。
以下の説明では、第１の１／４波長線路１５１Ｆ及び第２の１／４波長線路１５１Ｓの各々を単に１／４波長線路１５１と称する場合がある。

１／４波長線路１５１は、例えば、基板１０２の第１面１０２ａに形成された導体からなり、線状に延びている。２つの１／４波長線路１５１の長さは互いに等しい。長さ方向における第１の１／４波長線路１５１Ｆの第１端１５４Ｆは、分配側端子１５４である。同様に、長さ方向における第２の１／４波長線路１５１Ｓの第３端１５４Ｔは、分配側端子１５４である。
吸収抵抗１５２は、第１の１／４波長線路１５１Ｆの第１端１５４Ｆ（分配側端子１５４）と第２の１／４波長線路１５１Ｓの第３端１５４Ｔ（分配側端子１５４）との間に設けられている。合成側端子１５３は、２つの１／４波長線路１５１の第２端１５３Ｓと第４端１５３Ｆとを接続して形成される。

第３実施形態において、分配合成回路１５０の第１の１／４波長線路１５１Ｆ及び第２の１／４波長線路１５１Ｓの各々は、図６に示したサイドシールド付きのマイクロストリップ線路５００によって構成されている。グランド配線５０３の線幅Ｌと、１／４波長線路１５１を構成する信号線路５０１の線路幅Ｗと、信号線路５０１と各サイドグランド配線５０２との間隔Ｓとの関係は、前述した式（２）で表される。

図７に示すように、７個の分配合成回路１５０のうち４個は、第１段階目の分配合成回路１５０Ａである。第１段階目の４個の分配合成回路１５０Ａは、合計で８個の分配側端子１５４を有している。これら８個の分配側端子１５４は、８個の分配側入出力端子１０３に一対一で対応するように接続されている。
７個の分配合成回路１５０のうち別の２個は、第２段階目の分配合成回路１５０Ｂである。第２段階目の分配合成回路１５０Ｂの２つの分配側端子１５４は、第１段階目の２つの分配合成回路１５０Ａの合成側端子１５３にそれぞれ接続されている。

７個の分配合成回路１５０のうち残り１個は、第３段階目の分配合成回路１５０Ｃである。第３段階目の分配合成回路１５０Ｃの２つの分配側端子１５４は、第２段階目の２つの分配合成回路１５０Ｂの合成側端子１５３にそれぞれ接続されている。また、第３段階目の分配合成回路１５０Ｃの合成側端子１５３は、合成側入出力端子１０４に接続されている。
図７の分配合成回路部１０５では、高周波信号の電力を３段階目で合成又は分配するように構成されている。なお、分配合成回路部１０５において高周波信号の電力を合成又は分配する段階の数は、分配側入出力端子１０３の数（２^ｎ個）に応じて適宜変わる。分配側入出力端子１０３の数が２^ｎ個である場合、高周波信号の電力を合成又は分配する段階の数はｎ（ｎは２以上の整数）である。この場合には、第Ｓ段階目（Ｓは２以上かつｎ以下の整数）の各分配合成回路１５０の２つの分配側端子１５４が、第（Ｓ－１）段階目の２つの分配合成回路１５０の合成側端子１５３に接続されればよい。

第３実施形態の電力分配合成器１０１では、第３段階目（最終段階目、第ｎ段目）の分配合成回路１５０Ｃの合成側端子１５３における合成側インピーダンス（以下、最終合成側インピーダンスとも呼ぶ。）が、第１段階目の分配合成回路１５０Ａの分配側端子１５４における分配側インピーダンス（以下、最終分配側インピーダンスとも呼ぶ。）よりも大きい。すなわち、電力分配合成器１０１は、電力の分配合成機能に加え、最終分配側インピーダンスと最終合成側インピーダンスとの間でインピーダンスを変換する機能も担っている。
具体的には、表１に示すように、第３段階目の分配合成回路１５０Ｃの合成側端子１５３における最終合成側インピーダンスが５０（Ω）となっており、第１段階目の分配合成回路１５０Ａの分配側端子１５４における最終分配側インピーダンスが２５（Ω）となっている。

第３実施形態の電力分配合成器１０１では、表１に示すように、第１段階目及び第２段階目（第１段階目から第（ｎ－１）段階目までで連続する２つの段階）における１／４波長線路１５１の線路幅Ｗ（図６参照）が互いに等しくなっている。つまり、回路ステージ１６０において、少なくとも一組の連続する２つの段階を構成する分配合成回路１５０において、一方の段階を構成する分配合成回路１５０の第１の１／４波長線路１５１Ｆの線路幅と他方の段階を構成する分配合成回路１５０の第１の１／４波長線路１５１Ｆの線路幅とが互いに等しく、一方の段階を構成する分配合成回路１５０の第２の１／４波長線路１５１Ｓの線路幅と他方の段階を構成する分配合成回路１５０の第２の１／４波長線路１５１Ｓの線路幅とが互いに等しい。
また、第１段階目及び第２段階目における１／４波長線路１５１（第１の１／４波長線路１５１Ｆ及び第２の１／４波長線路１５１Ｓ）の線路幅Ｗは、第３段階目（第ｎ段階目）における１／４波長線路１５１（第１の１／４波長線路１５１Ｆ及び第２の１／４波長線路１５１Ｓ）の線路幅Ｗよりも大きい。表１においては、第１段階目及び第２段階目における１／４波長線路１５１の線路幅Ｗが１０（μｍ）となっており、第３段階目における１／４波長線路１５１の線路幅Ｗが８（μｍ）となっている。

各段階における１／４波長線路１５１の線路幅Ｗを上記のように設定するためには、第１段階目及び第２段階目における１／４波長線路１５１の特性インピーダンスが互いに等しくなればよい。また、第１段階目及び第２段階目における１／４波長線路１５１の特性インピーダンスが、第３段階目における１／４波長線路１５１の特性インピーダンスよりも小さければよい。表１においては、第１段階目及び第２段階目における１／４波長線路１５１の特性インピーダンスが４０（Ω）に設定され、第３段階目における特性インピーダンスが５０（Ω）に設定されている。

各段階における１／４波長線路１５１の特性インピーダンスを上記のように設定するためには、前述した式（１）（各分配合成回路１５０において、１／４波長線路１５１における特性インピーダンスＺｏ（Ω）と、分配側端子１５４における分配側インピーダンスＺｉｎ（Ω）と、合成側端子１５３における合成側インピーダンスＺｏｕｔ（Ω）との関係を示す式）に基づいて、各段階における分配側インピーダンスＺｉｎや合成側インピーダンスＺｏｕｔを設定すればよい。
なお、第（Ｓ－１）段階目の合成側端子１５３と第Ｓ段階目の分配側端子１５４とは互いに接続されている。このため、第（Ｓ－１）段階目における合成側インピーダンスＺｏｕｔは、第Ｓ段階目における分配側インピーダンスＺｉｎと等しくなる。

具体的に、第１段階目では、特性インピーダンスＺｏが４０（Ω）に定まっており、分配側インピーダンスＺｉｎが最終分配側インピーダンスである２５（Ω）に定まっているため、第１段階目の合成側インピーダンスＺｏｕｔは、式（１）から３２（Ω）に設定される。
第２段階目では、特性インピーダンスＺｏが４０（Ω）に定まっており、分配側インピーダンスＺｉｎが第１段階目の合成側インピーダンスＺｏｕｔと等しい３２（Ω）に定まっている。このため、第２段階目の合成側インピーダンスＺｏｕｔは、式（１）から２５（Ω）に設定される。
第３段階目では、特性インピーダンスＺｏが５０（Ω）に定まっており、分配側インピーダンスＺｉｎが第２段階目の合成側インピーダンスＺｏｕｔと等しい２５（Ω）に定まっている。このため、第３段階目の合成側インピーダンスＺｏｕｔを、上記の式（１）から最終合成側インピーダンスである５０（Ω）に設定することができる。

第３実施形態の分配合成回路部１０５では、第１段階目及び第２段階目の間における端子インピーダンス（第１段階目の合成側インピーダンスＺｏｕｔ＝第２段階目の分配側インピーダンスＺｉｎ）の値が、最終分配側インピーダンスの値よりも大きく、かつ、最終合成側インピーダンスの値よりも小さくなる。また、第２、第３段階目の間における端子インピーダンス（第２段階目の合成側インピーダンスＺｏｕｔ＝第３段階目の分配側インピーダンスＺｉｎ）の値が、最終分配側インピーダンスの値と等しくなる。

第３実施形態の１／４波長線路１５１は、図６に示したサイドシールド付きのマイクロストリップ線路５００によって構成されている。このため、１／４波長線路１５１の特性インピーダンスが大きくなる程、１／４波長線路１５１の線路幅Ｗが小さくなるが、信号線路５０１と各サイドグランド配線５０２との間隔Ｓが大きくなるため、グランド配線５０３の線幅Ｌが大きくなる。例えば、表１に示すように、１／４波長線路１５１における特性インピーダンスが４０（Ω）であるとき（１／４波長線路１５１の線路幅Ｗが１０（μｍ）であるとき）に、グランド配線５０３の線幅Ｌは２０（μｍ）よりも大きくなる。また、１／４波長線路１５１における特性インピーダンスが５０（Ω）であるとき（１／４波長線路１５１の線路幅Ｗが８（μｍ）であるとき）に、グランド配線５０３の線幅Ｌは２８（μｍ）よりも大きくなる。
第３実施形態では、第１段階目及び第２段階目における１／４波長線路１５１の特性インピーダンス（線路幅Ｗ）が互いに等しくなっているため、第１段階目及び第２段階目におけるグランド配線５０３の線幅Ｌを互いに等しくすることができる。

表２は、従来の電力分配合成器のように、第１段階目から第３段階目まで分配合成回路１５０の１／４波長線路１５１の線路幅Ｗを段階が増加する毎に小さくした場合の、各段階における１／４波長線路１５１の特性インピーダンスＺｏ、グランド配線５０３の線幅Ｌ、分配側インピーダンスＺｉｎ、合成側インピーダンスＺｏｕｔを示す参考例である。表２に示す参考例では、第１段階目から第３段階目まで、特性インピーダンスＺｏが段階が増加する毎に大きくなり、また、グランド配線５０３の線幅Ｌも段階が増加する毎に大きくなる。さらに、隣り合う２つの段階の間における端子インピーダンス（低い段階の合成側インピーダンスＺｏｕｔ＝高い段階の分配側インピーダンスＺｉｎ）の値は、第１段階目の最終分配側インピーダンスの値よりも大きく、かつ、第３段階目の最終合成側インピーダンスの値よりも小さい範囲で、段階が増加する毎に大きくなる。

以上説明したように、第３実施形態の電力分配合成器１０１では、第１段階目及び第２段階目（第１段階目から第（ｎ－１）段階目までで隣り合う２つの段階の少なくとも１組）における１／４波長線路１５１の線路幅Ｗが互いに等しくなっている。このため、１／４波長線路１５１がサイドシールド付きのマイクロストリップ線路５００によって構成されても、第１段階目及び第２段階目におけるグランド配線５０３の線幅Ｌも互いに等しくすることができる。これにより、第１段階目及び第２段階目の１／４波長線路１５１を同様に折り曲げても、第２段階目（隣り合う２つの段階のうち高い段階）の分配合成回路１５０Ｂにおける金属密度を、第１段階目（隣り合う２つの段階のうち低い段階）の分配合成回路１５０Ａにおける金属密度と同程度に低く抑えることができる。以下、この点について説明する。

前述したように、サイドシールド付きのマイクロストリップ線路５００では、特性インピーダンスが大きくなる程、１／４波長線路１５１の線路幅Ｗが小さくなるが、信号線路５０１と各サイドグランド配線５０２との間隔Ｓが大きくなるため、グランド配線５０３の線幅Ｌが大きくなる。
このため、１／４波長線路１５１がサイドシールド付きのマイクロストリップ線路５００によって構成される場合、表２に例示したように、第２段階目の分配合成回路１５０Ｂにおける特性インピーダンスが、第１段階目の分配合成回路１５０Ａにおける特性インピーダンスよりも大きいと、第２段階目における１／４波長線路１５１（信号線路５０１）に対応するグランド配線５０３の線幅Ｌは、第１段階目におけるグランド配線５０３の線幅Ｌよりも大きくなる。このため、第２段階目の分配合成回路１５０Ｂの１／４波長線路１５１を第１段階目の右側分配合成回路１５０ＡＲの１／４波長線路１５１と同様に折り曲げると、第１段階目と比較して線幅Ｌが大きい第２段階目のグランド配線５０３が１／４波長線路１５１と同様に上下方向において４つ並ぶことになる。このため、線幅Ｌが小さいグランド配線５０３が上下方向に４つ並ぶ第１段階目の右側分配合成回路１５０ＡＲと比較して、第２段階目の分配合成回路１５０Ｂにおける金属密度が大きくなる。その結果として、第２段階目の分配合成回路１５０Ｂにおける金属密度が、製造上の金属密度の制約を越えてしまうことがある。

これに対し、表１に例示したように、第３実施形態の電力分配合成器１０１では、第１段階目及び第２段階目における１／４波長線路１５１の線路幅Ｗが互いに等しくなっている。このため、第１段階目及び第２段階目におけるグランド配線５０３の線幅Ｌも互いに等しくすることができる。これにより、第２段階目の分配合成回路１５０Ｂの１／４波長線路１５１を第１段階目の右側分配合成回路１５０ＡＲの１／４波長線路１５１と同様に折り曲げても、第２段階目の分配合成回路１５０Ｂにおける金属密度を、第１段階目の右側分配合成回路１５０ＡＲにおける金属密度と同程度にすることができる。すなわち、第２段階目の分配合成回路１５０Ｂにおける金属密度を低く抑えることができる。

（第４実施形態）
以下、本発明の第４実施形態に係るカスケード接続回路について、図面を参照して説明する。第４実施形態において、第１～第３実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。

図７に示すように、第４実施形態に係る電力分配合成器１０１は、第３実施形態の電力分配合成器１０１と同じ構成を有する。
回路ステージ１６０において、少なくとも一組の連続する２つの段階を構成する分配合成回路１５０において、分配合成回路１５０の第１の１／４波長線路１５１Ｆの線路幅と、分配合成回路１５０の第２の１／４波長線路１５１Ｓの線路幅とが互いに等しい。

具体的に、第４実施形態の電力分配合成器１０１では、表３に示すように、第１段階目から第３段階目までの全ての段階における１／４波長線路１５１の線路幅Ｗ（図６参照）が、互いに等しくなっている。表３においては、全ての段階における１／４波長線路１５１の線路幅Ｗが８（μｍ）となっている。

全ての段階における１／４波長線路１５１の線路幅Ｗを互いに等しくするためには、全ての段階における１／４波長線路１５１の特性インピーダンスを互いに等しくすればよい。表３においては、全ての段階における１／４波長線路１５１の特性インピーダンスが、第３段階目の分配合成回路１５０Ｃの合成側端子１５３における最終合成側インピーダンスと同じ５０（Ω）に設定されている。

全ての段階における１／４波長線路１５１の特性インピーダンスを互いに等しくするためには、前述した式（１）（各分配合成回路１５０において、１／４波長線路１５１における特性インピーダンスＺｏ（Ω）と、分配側端子１５４における分配側インピーダンスＺｉｎ（Ω）と、合成側端子１５３における合成側インピーダンスＺｏｕｔ（Ω）との関係を示す式）に基づいて、各段階における分配側インピーダンスＺｉｎや合成側インピーダンスＺｏｕｔを設定すればよい。
なお、第（Ｓ－１）段階目の合成側端子１５３と第Ｓ段階目の分配側端子１５４とは互いに接続されている。このため、第（Ｓ－１）段階目における合成側インピーダンスＺｏｕｔは、第Ｓ段階目における分配側インピーダンスＺｉｎと等しくなる。

具体的に、第１段階目では、特性インピーダンスＺｏが５０（Ω）に定まっており、分配側インピーダンスＺｉｎが最終分配側インピーダンスである２５（Ω）に定まっているため、第１段階目の合成側インピーダンスＺｏｕｔは、上記の式（１）から５０（Ω）に設定される。
第２段階目では、特性インピーダンスＺｏが５０（Ω）に定まっており、分配側インピーダンスＺｉｎが第１段階目の合成側インピーダンスＺｏｕｔと等しい５０（Ω）に定まっている。このため、第２段階目の合成側インピーダンスＺｏｕｔは、上記の式（１）から２５（Ω）に設定される。
第３段階目では、特性インピーダンスＺｏが５０（Ω）に定まっており、分配側インピーダンスＺｉｎが第２段階目の合成側インピーダンスＺｏｕｔと等しい２５（Ω）に定まっている。このため、第３段階目の合成側インピーダンスＺｏｕｔを、上記の式（１）から最終合成側インピーダンスである５０（Ω）に設定することができる。

第４実施形態の分配合成回路部１０５では、互いに隣り合う段階の間における端子インピーダンス（第（Ｓ－１）段階目の合成側インピーダンスＺｏｕｔ＝第Ｓ段階目の分配側インピーダンスＺｉｎ）の値が、分配側から合成側に向けて、最終合成側インピーダンスの値と最終分配側インピーダンスの値とを繰り返すように設定される。

第４実施形態の電力分配合成器１０１では、第１段階目から第ｎ段階目までの全ての段階における１／４波長線路１５１の線路幅Ｗが、互いに等しくなっている。このため、分配側から見て段階が高くなるほど１／４波長線路１５１に流れる電力が大きくなっても、高い段階（例えば、第３段階目）において電力がジュール損失となる割合が抑制されるため、高い段階における耐電力性を高めて電力分配合成器１０１の信頼性を向上することができる。

なお、第１段階目から第ｎ段階目までの全ての段階における１／４波長線路１５１の線路幅Ｗが、互いに等しい構成は、最終合成側インピーダンスが最終分配側インピーダンスよりも高い電力分配合成器に限らず、最終合成側インピーダンスと最終分配側インピーダンスとが等しい電力分配合成器にも適用可能である。

（第５実施形態）
次に、本発明の第５実施形態に係るカスケード接続回路について説明する。第５実施形態において、第１～第４実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。

図７に示すように、第５実施形態に係る電力分配合成器１０１は、第３実施形態の電力分配合成器１０１と同じ構成を有する。その一方、線路幅の点で、第５実施形態は、第３実施形態とは相違する。

第５実施形態においては、ｎ段階を有する回路ステージ１６０のうちの、Ｓ段（Ｓは２以上かつｎ以下の整数）の回路ステージと、ｉ段（ｉは２以上かつ（ｎ－１）以下の整数）の回路ステージとについて説明する。
回路ステージ１６０のうち第ｉ段階目から第ｎ段階目を構成する複数の分配合成回路１５０の複数の第１の１／４波長線路１５１Ｆの線路幅が互いに等しい。
回路ステージ１６０のうち第ｉ段階目から第ｎ段階目を構成する複数の分配合成回路１５０の複数の第２の１／４波長線路１５１Ｓの線路幅が互いに等しい。
回路ステージ１６０のうち第ｉ段階目から第ｎ段階目を構成する複数の分配合成回路１５０の各々の第１の１／４波長線路１５１Ｆ及び第２の１／４波長線路１５１Ｓは、第１線路幅を有する。
回路ステージ１６０のうち第１段階目から第（ｉ－１）段階目を構成する複数の分配合成回路１５０における分配合成回路１５０の第１の１／４波長線路１５１Ｆ及び第２の１／４波長線路１５１Ｓの複数の線路幅のうち、最大の線路幅は、第２線路幅である。第１線路幅は、第２線路幅よりも大きい。以下に、具体的に説明する。

また、第５実施形態の電力分配合成器１０１では、第３実施形態と同様に、第３段階目（最終段階目）の合成側端子１５３における合成側インピーダンス（最終合成側インピーダンス）が、第１段階目の分配側端子１５４における分配側インピーダンス（最終分配側インピーダンス）よりも大きい。具体的に、第５実施形態の電力分配合成器１０１では、表４に示すように、最終合成側インピーダンスが５０（Ω）となっており、最終分配側インピーダンスが２５（Ω）となっている。

第５実施形態の電力分配合成器１０１では、表４に示すように、第２段階目から第３段階目までの段階における１／４波長線路１５１の線路幅Ｗ（図６参照）が、互いに等しく、かつ、第１段階目における１／４波長線路１５１の線路幅Ｗよりも大きい。表４においては、第１段階目における１／４波長線路１５１の線路幅Ｗ（第２線路幅）が８（μｍ）となっており、第２、第３段階目における１／４波長線路１５１の線路幅Ｗ（第１線路幅）が１０（μｍ）となっている。

各段階における１／４波長線路１５１の線路幅Ｗを上記のように設定するためには、第２段階目から第３段階目までの段階における１／４波長線路１５１の特性インピーダンスを、互いに等しく、かつ、第１段階目における１／４波長線路１５１の特性インピーダンスよりも小さくすればよい。表４においては、第１段階目における１／４波長線路１５１の特性インピーダンスが５０（Ω）に設定され、第２段階目及び第３段階目における特性インピーダンスが４０（Ω）に設定されている。

各段階における１／４波長線路１５１の特性インピーダンスを上記のように設定するためには、第４実施形態において示した式（１）に基づいて、各段階における分配側インピーダンスＺｉｎや合成側インピーダンスＺｏｕｔを設定すればよい。なお、第（Ｓ－１）段階目における合成側インピーダンスＺｏｕｔは、第Ｓ段階目における分配側インピーダンスＺｉｎと等しい。

具体的に、第１段階目では、特性インピーダンスＺｏが５０（Ω）に定まっており、分配側インピーダンスＺｉｎが最終分配側インピーダンスである２５（Ω）に定まっているため、第１段階目の合成側インピーダンスＺｏｕｔは、式（１）から５０（Ω）に設定される。
第２段階目では、特性インピーダンスＺｏが４０（Ω）に定まっており、分配側インピーダンスＺｉｎが第１段階目の合成側インピーダンスＺｏｕｔと等しい５０（Ω）に定まっている。このため、第２段階目の合成側インピーダンスＺｏｕｔは、式（１）から１６（Ω）に設定される。
第３段階目では、特性インピーダンスＺｏが４０（Ω）に定まっており、分配側インピーダンスＺｉｎが第２段階目の合成側インピーダンスＺｏｕｔと等しい１６（Ω）に定まっている。このため、第３段階目の合成側インピーダンスＺｏｕｔを、上記の式（１）から最終合成側インピーダンスである５０（Ω）に設定することができる。

第５実施形態の分配合成回路部１０５では、第１段階目及び第２段階目の間における端子インピーダンス（第１段階目の合成側インピーダンスＺｏｕｔ＝第２段階目の分配側インピーダンスＺｉｎ）の値が、最終合成側インピーダンスの値と等しくなる。また、第２段階目及び第３段階目の間における端子インピーダンス（第２段階目の合成側インピーダンスＺｏｕｔ＝第３段階目の分配側インピーダンスＺｉｎ）の値が、最終分配側インピーダンスの値よりも小さくなる。

第５実施形態の電力分配合成器１０１では、第２段階目から第ｎ段階目までの段階における１／４波長線路１５１の線路幅Ｗが、互いに等しく、かつ、第１段階目における１／４波長線路１５１の線路幅Ｗよりも大きい。このため、分配側から見て段階が高くなるほど１／４波長線路１５１に流れる電力が大きくなっても、高い段階（例えば、第３段階目）において電力がジュール損失となる割合が抑制されるため、高い段階における耐電力性を高めて電力分配合成器１０１の信頼性を向上することができる。

第５実施形態においては、少なくとも第ｉ段階（ｉは２以上かつ（ｎ－１）以下の整数）から第ｎ段階までの段階における１／４波長線路１５１の線路幅Ｗが、互いに等しく、かつ、第１段階から第（ｉ－１）段階までの段階における１／４波長線路１５１の線路幅Ｗよりも大きければよい。例えば、分配合成回路部１０５が高周波信号の電力を５段階で合成又は分配するように構成されている場合には、例えば、第４段階目から第５段階目までの段階における１／４波長線路１５１の線路幅Ｗが、互いに等しく、かつ、第１段階目から第３段階目までの段階における１／４波長線路１５１の線路幅Ｗよりも大きくてもよい。このような構成であっても、前述した効果を奏する。

なお、第ｉ段階目から第ｎ段階目までの段階における１／４波長線路１５１の線路幅Ｗが、互いに等しく、かつ、第１段階目から第（ｉ－１）段階目までの段階における１／４波長線路１５１の線路幅Ｗよりも大きい構成は、最終合成側インピーダンスが最終分配側インピーダンスよりも大きい電力分配合成器に限らず、最終合成側インピーダンスと最終分配側インピーダンスとが等しい電力分配合成器にも適用可能である。

（第６実施形態）
次に、本発明の第６実施形態に係るカスケード接続回路について説明する。第６実施形態において、第１～第５実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。

図７に示すように、第６実施形態に係る電力分配合成器１０１は、第３実施形態の電力分配合成器１０１と同じ構成を有する。その一方、線路幅の点で、第６実施形態は、第３実施形態とは相違する。

第１段階目から第ｎ段階目までの複数段を有する回路ステージ１６０から選択されかつ連続して並ぶ２つ以上の回路ステージ１６０において、回路ステージ１６０の段数が増加するにしたがって、回路ステージ１６０を構成する分配合成回路１５０の第１の１／４波長線路１５１Ｆの線路幅及び第２の１／４波長線路１５１Ｓの線路幅が順に増加する。

また、第６実施形態の電力分配合成器１０１では、第３実施形態と同様に、第３段階目（最終段階目）の合成側端子１５３における合成側インピーダンス（最終合成側インピーダンス）が、第１段階目の分配側端子１５４における分配側インピーダンス（最終分配側インピーダンス）よりも大きい。具体的に、第６実施形態の電力分配合成器１０１では、表５に示すように、最終合成側インピーダンスが５０（Ω）となっており、最終分配側インピーダンスが２５（Ω）となっている。

第６実施形態の電力分配合成器１０１では、表５に示すように、第１段階目から第３段階目までの段階における１／４波長線路１５１の線路幅Ｗ（図６参照）が、互いに異なり、第１段階目から第３段階目に向かうにしたがって大きくなっている。表５においては、第１段階目における１／４波長線路１５１の線路幅Ｗが３．５（μｍ）となっており、第２段階目における１／４波長線路１５１の線路幅Ｗが１０（μｍ）となっている。さらに、第３段階目における１／４波長線路１５１の線路幅Ｗが２０（μｍ）となっている。

各段階における１／４波長線路１５１の線路幅Ｗを上記のように設定するためには、１／４波長線路１５１の特性インピーダンスを、第１段階目から第３段階目に向かうにしたがって小さくすればよい。表５においては、第１段階目における１／４波長線路１５１の特性インピーダンスが５７（Ω）に設定され、第２段階目における特性インピーダンスが４０（Ω）に設定されている。さらに、第３段階目における特性インピーダンスが３５（Ω）に設定されている。

各段階における１／４波長線路１５１の特性インピーダンスを上記のように設定するためには、第４実施形態において示した式（１）に基づいて、各段階における分配側インピーダンスＺｉｎや合成側インピーダンスＺｏｕｔを設定すればよい。なお、第（Ｓ－１）段階目における合成側インピーダンスＺｏｕｔは、第Ｓ段階目における分配側インピーダンスＺｉｎと等しい。

具体的に、第１段階目では、特性インピーダンスＺｏが５７（Ω）に定まっており、分配側インピーダンスＺｉｎが最終分配側インピーダンスである２５（Ω）に定まっているため、第１段階目の合成側インピーダンスＺｏｕｔは、式（１）から６５．３（Ω）に設定される。
第２段階目では、特性インピーダンスＺｏが４０（Ω）に定まっており、分配側インピーダンスＺｉｎが第１段階目の合成側インピーダンスＺｏｕｔと等しい６５．３（Ω）に定まっている。このため、第２段階目の合成側インピーダンスＺｏｕｔは、式（１）から１２．２５（Ω）に設定される。
第３段階目では、特性インピーダンスＺｏが３５（Ω）に定まっており、分配側インピーダンスＺｉｎが第２段階目の合成側インピーダンスＺｏｕｔと等しい１２．２５（Ω）に定まっている。このため、第３段階目の合成側インピーダンスＺｏｕｔを、上記の式（１）から最終合成側インピーダンスである５０（Ω）に設定することができる。

第６実施形態の分配合成回路部１０５では、第１段階目及び第２段階目の間における端子インピーダンス（第１段階目の合成側インピーダンスＺｏｕｔ＝第２段階目の分配側インピーダンスＺｉｎ）の値が、最終合成側インピーダンスの値よりも大きくなる。また、第２段階目及び第３段階目の間における端子インピーダンス（第２段階目の合成側インピーダンスＺｏｕｔ＝第３段階目の分配側インピーダンスＺｉｎ）の値が、最終分配側インピーダンスの値よりも小さくなる。

第６実施形態の電力分配合成器１０１では、第１段階目から第ｎ段階目までの段階における１／４波長線路１５１の線路幅Ｗが、互いに異なり、第１段階目から第ｎ段階目に向かうにしたがって大きくなっている。このため、分配側から見て段階が高くなるほど１／４波長線路１５１に流れる電力が大きくなっても、高い段階（例えば、第３段階目）において電力がジュール損失となる割合が抑制されるため、高い段階における耐電力性を高めて電力分配合成器１０１の信頼性を向上することができる。

第６実施形態の電力分配合成器１０１においては、少なくとも第１段階目から第ｎ段階目までのうち連続して並ぶ２つ以上の段階における１／４波長線路１５１の線路幅Ｗが、分配側から見て低い段階から高い段階に向かうにしたがって大きくなっていればよい。例えば、第６実施形態の電力分配合成器１０１は、連続して並ぶ２つ以上の段階において低い段階（分配側の段階）から高い段階（合成側の段階）に向かうにしたがって１／４波長線路１５１の線路幅Ｗが大きくなる線路幅上昇区間と、連続して並ぶ２つ以上の段階における１／４波長線路１５１の線路幅Ｗが互いに等しい線路幅維持区間と、を有してもよい。この場合、低い段階側から見て、線路幅上昇区間と線路幅維持区間とが１つずつ順番に並んでもよいし、線路幅維持区間と線路幅上昇区間とが１つずつ順番に並んでもよい。また、複数の線路幅上昇区間と線路幅維持区間とが交互に並んでもよい。このような構成であっても、前述した効果を奏する。

なお、第１段階目から第ｎ段階目までのうち連続して並ぶ２つ以上の段階における１／４波長線路１５１の線路幅Ｗが、低い段階から高い段階に向かうにしたがって大きくなっている構成は、最終合成側インピーダンスが最終分配側インピーダンスよりも大きい電力分配合成器に限らず、最終合成側インピーダンスと最終分配側インピーダンスとが等しい電力分配合成器にも適用可能である。

（第７実施形態）
次に、本発明の第７実施形態に係るカスケード接続回路について説明する。第７実施形態において、第１～第６実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。

図７に示すように、第７実施形態に係る電力分配合成器１０１は、第３実施形態の電力分配合成器１０１と同じ構成を有する。その一方、分配側インピーダンス及び合成側インピーダンスの点で、第７実施形態は、第３実施形態とは相違する。

以下の説明において用いる文言「端子インピーダンス」は、連続する２つの段階における低い段階の合成側インピーダンス及び高い段階の分配側インピーダンスを意味する。ここで、低い段階の合成側インピーダンスＺｏｕｔは、高い段階の分配側インピーダンスＺｉｎと等しい。
例えば、第１段階目及び第２段階目において、第１段階目の合成側インピーダンスＺｏｕｔ及び第２段階目の分配側インピーダンスＺｉｎは、端子インピーダンスである。同様に、第２段階目及び第３段階目において、第２段階目の合成側インピーダンスＺｏｕｔ及び第３段階目の分配側インピーダンスＺｉｎは、端子インピーダンスである。

次に、第７実施形態においては、ｎ段階を有する回路ステージ１６０のうちの、Ｓ段（Ｓは２以上かつｎ以下の整数）の回路ステージと、ｊ段（ｊは２以上かつｎ以下の整数）の回路ステージとについて説明する。
回路ステージ１６０の第Ｓ段階目を構成する分配合成回路１５０の第１分配側端子１５４及び第２分配側端子１５４は、第（Ｓ－１）段階目を構成する２つの分配合成回路１５０の合成側端子１５３の各々に接続されている。第１の１／４波長線路１５１Ｆ及び第２の１／４波長線路１５１Ｓの各々は、マイクロストリップ線路で形成されている。回路ステージ１６０の第ｊ段階目を構成する分配合成回路１５０の第１分配側端子１５４及び第２分配側端子１５４の分配側インピーダンスは、第１段階目の分配合成回路１５０の第１分配側端子１５４と第２分配側端子１５４における分配側インピーダンス及び第ｎ段階目の分配合成回路１５０の合成側端子１５３における合成側インピーダンスよりも大きい。

（変形例１）

変形例１の電力分配合成器１０１は、表６に示すように、第３段階目の合成側端子における端子インピーダンスが第１段階目の分配側端子における端子インピーダンスよりも若干高いという構成を有する。第１段階目の分配側端子及び第３段階目の合成側端子以外の端子において、第１段階目の分配側端子及び第３段階目の合成側端子の端子インピーダンスよりも高くなるように端子インピーダンスが設定されている。結果として、第１段階目、第２段階目、第３段階目の１／４波長線路の特性インピーダンスは、それぞれ、５０Ω、７０．７Ω、５４．７Ωとなる。１／４波長線路１５１の線路幅Ｗは、それぞれ、１５μｍ、６μｍ、１２．５μｍとなる。その結果、グランド配線の線路幅Ｌの合計であるΣＬは、２０１μｍとなる。

全ての端子における端子インピーダンスを２５Ωとした場合のグランド配線の線路幅Ｌの合計は５４０μｍであるため、変形例１の電力分配合成器１０１では、グランド配線の線路幅Ｌを小さくすることができる。このため、変形例１の電力分配合成器１０１では、分配合成回路における金属密度を下げることができる。

（変形例２）

変形例２の電力分配合成器１０１は、表７に示すように、第３段階目の合成側端子における端子インピーダンスが第１段階目の分配側端子における端子インピーダンスよりも若干高いという構成を有する。第１段階目の分配側端子及び第３段階目の合成側端子以外の端子は、端子インピーダンスが第１段階目の分配側端子における端子インピーダンスよりも高い端子を一つ、第３段階目の合成側端子における端子インピーダンスよりも低い端子を一つ、含んでいる。結果として、第１段階目、第２段階目、第３段階目の１／４波長線路の特性インピーダンスは、それぞれ、５０Ω、５０Ω、３８．７Ωとなる。１／４波長線路１５１の線路幅Ｗは、それぞれ、１５μｍ、１５μｍ、２５．３μｍとなる。その結果、グランド配線の線路幅Ｌの合計であるΣＬは、３３２μｍとなる。

全ての端子における端子インピーダンスを２５Ωとした場合のグランド配線の線路幅Ｌの合計は５４０μｍであるため、変形例２の電力分配合成器１０１では、グランド配線の線路幅Ｌの合計を小さくすることができる。したがって、分配合成回路における金属密度を下げることができる。更に、最終段階目（第３段階目）の分配合成回路の線路幅が広くなっているため耐電力性に優れるという利点がある。

以上、本発明の詳細について説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更を加えることができる。

本発明の電力分配合成器は、例えば、合成側回路ブロック４を備える代わりに、分配合成回路部５を外部の回路に接続するための接続端子（外部接続端子）を備えてもよい。

本発明の電力分配合成器では、少なくとも第１段階目から第３段階目に向かうにしたがって、各段階における１／４波長線路１５１（信号線路５０１）の線路幅Ｗが小さくならないように設定されていればよい。このような構成であっても、上記した全ての実施形態と同様に、電力分配合成器（特に高い段階）における耐電力性を高めて信頼性を向上することができる、という効果を奏する。

本発明の電力分配合成器において、１／４波長線路１５１を構成するマイクロストリップ線路は、少なくとも基板２０２の第１面２０２ａに形成されて１／４波長線路１５１をなす信号線路５０１と、基板２０２の第２面２０２ｂに形成されたグランド配線５０３とを有していればよい。すなわち、本発明の電力分配合成器において１／４波長線路１５１を構成するマイクロストリップ線路は、サイドグランド配線５０２を有していなくてもよい。また、１／４波長線路１５１はマイクロストリップ線路に限らず、例えば、コプレナ線路によって構成されてもよい。

１，１Ｘ…電力分配合成器、３…分配側回路ブロック（回路ブロック）、３１…接続端子、５，５´…分配合成回路部、５０…分配合成回路、５０ＡＬ，５０ＡＲ…第１段階目の分配合成回路（線路折曲回路）、５０Ｂ…第２段階目の分配合成回路（線路折曲回路）、５０Ｂ´…第２段階目の分配合成回路、５０Ｃ…第３段階目の分配合成回路、５１…１／４波長線路、５２…吸収抵抗、５３…合成側端子、５４…分配側端子、５５…屈曲部

Claims (13)

1. 第１分配側端子を形成する第１端と、前記第１端とは反対側に位置する第２端とを有する第１の１／４波長線路と、
   第２分配側端子を形成する第３端と、前記第３端とは反対側に位置する第４端とを有し、かつ、前記第１の１／４波長線路から離間した第２の１／４波長線路と、
   前記第１端と前記第３端の間に設けられた吸収抵抗と、
   前記第２端と前記第４端との接続により形成された合成側端子と、
   前記第１の１／４波長線路及び前記第２の１／４波長線路が互いに平行に延びている線路平行領域と、前記第１の１／４波長線路及び前記第２の１／４波長線路が互いに同じ方向に折り曲げられた線路折曲領域とを有する線路折曲回路と、
   を備える、
   電力分配合成器。
2. 前記第１の１／４波長線路は、前記第１の１／４波長線路の一部が折り曲げられて形成された屈曲部を備え、
   前記屈曲部は、前記第２の１／４波長線路に平行ではない部分を有する、
   請求項１に記載の電力分配合成器。
3. 前記第１の１／４波長線路は、前記第１端と前記第２端との間に位置するとともに前記第１の１／４波長線路を１８０°折り返すように屈曲させる第１屈曲部を有し、
   前記第１端から前記第１屈曲部に向かう線路方向と、前記第１屈曲部から前記第２端に向かう線路方向とは、互いに逆方向であり、
   前記第２の１／４波長線路は、前記第３端と前記４端との間に位置するとともに前記第２の１／４波長線路を１８０°折り返すように屈曲させる第２屈曲部を有し、
   前記第３端から前記第２屈曲部に向かう線路方向と、前記第２屈曲部から前記第４端に向かう線路方向とは、互いに逆方向である、
   請求項１に記載の電力分配合成器。
4. 前記第１の１／４波長線路の前記第１端に接続された第１接続端子を有する第１回路ブロックと、
   前記第２の１／４波長線路の前記第３端に接続された第２接続端子を有する第２回路ブロックと、
   を備え、
   前記第１回路ブロック及び前記第２回路ブロックは、前記第１端及び前記第３端が配列する配列方向に並んでおり、
   前記第１接続端子及び前記第２接続端子は、前記第１端及び前記第３端の前記配列方向において互いに対向している、
   請求項１に記載の電力分配合成器。
5. （２^ｎ－１）個（ｎは２以上の整数）の分配合成回路が段階的に接続されているＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージを有する分配合成回路部と、
   ２^ｎ個の回路ブロックと、
   を備え、
   前記（２^ｎ－１）個の分配合成回路の各々は、前記第１分配側端子と、前記第２分配側端子と、前記第１の１／４波長線路と、前記第２の１／４波長線路と、前記吸収抵抗と、前記合成側端子とを有し、
   第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、
   第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々は、第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子に接続されており、
   前記（２^ｎ－１）個の分配合成回路の少なくとも１つは、前記線路折曲回路であり、
   前記２^ｎ個の回路ブロックは、前記第１段目の回路ステージの前記２^ｎ個の分配側端子に対応して接続されており、
   前記２^ｎ個の回路ブロックは、２^ｎ個／２の回路ブロックが第１方向に一列に並ぶ第１回路ブロック群と、２^ｎ個／２の回路ブロックが前記第１方向に一列に並ぶ第２回路ブロック群とを形成し、
   前記第１回路ブロック群は、前記第１方向に直交する第２方向において前記第２回路ブロック群から間隔をあけて配置されており、
   前記分配合成回路部は、前記第１回路ブロック群と前記第２回路ブロック群との間に配置されている、
   請求項１に記載の電力分配合成器。
6. （２^ｎ－１）個（ｎは２以上の整数）の分配合成回路が段階的に接続されているＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージを有する分配合成回路部を備え、
   前記（２^ｎ－１）個の分配合成回路の各々は、前記第１分配側端子と、前記第２分配側端子と、前記第１の１／４波長線路と、前記第２の１／４波長線路と、前記吸収抵抗と、前記合成側端子とを有し、
   第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、
   第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々は、第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子に接続されており、
   少なくとも前記第１段目の回路ステージを構成する前記分配合成回路は、前記線路折曲回路であり、
   第２段目の回路ステージから第（ｎ－１）段目の回路ステージまでの複数段から選択される少なくとも１つの段階の回路ステージを構成する前記分配合成回路の前記第１の１／４波長線路及び前記第２の１／４波長線路は、前記第１分配側端子及び前記第２分配側端子から互いに逆側に延びてループ状に形成されている、
   請求項１に記載の電力分配合成器。
7. （２^ｎ－１）個（ｎは２以上の整数）の分配合成回路が段階的に接続されているＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージを有する分配合成回路部を備え、
   前記（２^ｎ－１）個の分配合成回路の各々は、前記第１分配側端子と、前記第２分配側端子と、前記第１の１／４波長線路と、前記第２の１／４波長線路と、前記吸収抵抗と、前記合成側端子とを有し、
   第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、
   第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々は、第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子に接続されており、
   前記（２^ｎ－１）個の分配合成回路の少なくとも１つは、前記線路折曲回路であり、
   前記第Ｓ段目の回路ステージを構成する１つの分配合成回路の前記第１分配側端子及び前記第２分配側端子の各々と前記第（Ｓ－１）段目の回路ステージを構成する１つの分配合成回路の前記合成側端子との接続において、前記第１分配側端子と前記合成側端子とを接続する接続配線の長さは、前記第２分配側端子と前記合成側端子とを接続する接続配線の長さとは異なる、
   請求項１に記載の電力分配合成器。
8. 各々が、請求項１に記載の電力分配合成器を形成する（２^ｎ－１）個の分配合成回路と、
   前記（２^ｎ－１）個の分配合成回路が段階的に接続されているｎ段（ｎは２以上の整数）の回路ステージと、
   を備え、
   第ｎ段目の回路ステージを構成する前記分配合成回路の前記合成側端子における合成側インピーダンスは、第１段目の回路ステージを構成する前記分配合成回路の前記分配側端子における分配側インピーダンスよりも大きい、
   カスケード接続回路。
9. 前記ｎ段の回路ステージに含まれるＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージにおいて、
   第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、
   第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、
   第ｎ段目の回路ステージを構成する前記分配合成回路の前記合成側端子における合成側インピーダンスは、第１段目の回路ステージを構成する前記分配合成回路の前記分配側端子における分配側インピーダンスよりも大きく、
   前記第１の１／４波長線路及び前記第２の１／４波長線路の各々は、サイドシールドを有するマイクロストリップ線路で構成されており、
   少なくとも一組の連続する２つの段階の回路ステージを構成する前記分配合成回路において、一方の段階を構成する前記分配合成回路の前記第１の１／４波長線路の線路幅と他方の段階を構成する前記分配合成回路の前記第１の１／４波長線路の線路幅が互いに等しく、及び、一方の段階を構成する前記分配合成回路の前記第２の１／４波長線路の線路幅と他方の段階を構成する前記分配合成回路の前記第２の１／４波長線路の線路幅とが互いに等しい、
   請求項８に記載のカスケード接続回路。
10. 前記ｎ段の回路ステージに含まれる、Ｓ段（Ｓは２以上かつｎ以下の整数）の回路ステージ及びｉ段（ｉは２以上かつ（ｎ－１）以下の整数）の回路ステージにおいて、
    第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、
    第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、
    第ｉ段目の回路ステージから第ｎ段目の回路ステージを構成する複数の前記分配合成回路の複数の前記第１の１／４波長線路の線路幅が互いに等しく、
    第ｉ段目の回路ステージから第ｎ段目の回路ステージを構成する複数の前記分配合成回路の複数の前記第２の１／４波長線路の線路幅が互いに等しく、
    第ｉ段目の回路ステージから第ｎ段目の回路ステージを構成する複数の前記分配合成回路の各々の前記第１の１／４波長線路及び前記第２の１／４波長線路は、第１線路幅を有し、
    第１段目の回路ステージから第（ｉ－１）段目の回路ステージを構成する複数の前記分配合成回路における前記分配合成回路の前記第１の１／４波長線路及び前記第２の１／４波長線路の複数の線路幅のうち、最大の線路幅は、第２線路幅であり、
    前記第１線路幅は、前記第２線路幅よりも大きい、
    請求項８に記載のカスケード接続回路。
11. 前記ｎ段の回路ステージに含まれるＳ段（Ｓは２以上かつｎ以下の整数）の回路ステージにおいて、
    第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、
    第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、
    第１段目の回路ステージから第ｎ段目の回路ステージまでの複数段から選択されかつ連続して並ぶ２つ以上の回路ステージにおいて、前記回路ステージの段数が増加するにしたがって、前記回路ステージを構成する前記分配合成回路の前記第１の１／４波長線路の線路幅及び前記第２の１／４波長線路の線路幅が順に増加する、
    請求項８に記載のカスケード接続回路。
12. 前記ｎ段の回路ステージに含まれる、Ｓ段（Ｓは２以上かつｎ以下の整数）の回路ステージ及びｊ段（ｊは２以上かつｎ以下の整数）の回路ステージにおいて、
    第１段目の回路ステージは、前記第１分配側端子及び前記第２分配側端子を含む合計で２^ｎ個の分配側端子を有し、かつ、２^ｎ／２個の前記分配合成回路で構成されており、
    第Ｓ段目の回路ステージを構成する前記分配合成回路の前記第１分配側端子及び前記第２分配側端子は、第（Ｓ－１）段目の回路ステージを構成する２つの分配合成回路の前記合成側端子の各々に接続されており、
    前記第１の１／４波長線路及び前記第２の１／４波長線路の各々は、マイクロストリップ線路で形成されており、
    第ｊ段目の回路ステージを構成する少なくとも一つの前記分配合成回路の前記第１分配側端子及び前記第２分配側端子の分配側インピーダンスは、第１段目の前記第１分配側端子と前記第２分配側端子における分配側インピーダンス及び第ｎ段目の前記分配合成回路の前記合成側端子における合成側インピーダンスよりも大きい、
    請求項８に記載のカスケード接続回路。
13. 第１分配側端子を形成する第１端と、前記第１端とは反対側に位置する第２端とを有する第１の１／４波長線路と、
    第２分配側端子を形成する第３端と、前記第３端とは反対側に位置する第４端とを有し、かつ、前記第１の１／４波長線路から離間した第２の１／４波長線路と、
    前記第１端と前記第３端の間に設けられた吸収抵抗と、
    前記第２端と前記第４端との接続により形成された合成側端子と、
    を備え、
    前記第１の１／４波長線路は、前記第１端と前記第２端との間に位置するとともに前記第１の１／４波長線路を１８０°折り返すように屈曲させる第１屈曲部を有し、
    前記第１端から前記第１屈曲部に向かう線路方向と、前記第１屈曲部から前記第２端に向かう線路方向とは、互いに逆方向であり、
    前記第２の１／４波長線路は、前記第３端と前記４端との間に位置するとともに前記第２の１／４波長線路を１８０°折り返すように屈曲させる第２屈曲部を有し、
    前記第３端から前記第２屈曲部に向かう線路方向と、前記第２屈曲部から前記第４端に向かう線路方向とは、互いに逆方向である、
    電力分配合成器。