JP2024093631A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】繰り返し構造を備えた半導体装置において、所望形状の繰り返し構造を形成することができる技術を提供する。
【解決手段】半導体装置の製造方法は、半導体層１０の上面にマスク４２を成膜する成膜工程であって、半導体層１０は上面に露出する位置に配置されているｎ型不純物を含むｎ型半導体層１４０を有しており、マスク４２はｐ型領域の形成範囲に対応して開口している、成膜工程と、マスク４２の開口を介して半導体層１０のｎ型半導体層１４０内にｐ型不純物をイオン注入するイオン注入工程であって、注入されたｐ型不純物の濃度が半導体層１０の深さ方向に沿って半導体層１０の深部に向けて増加する、イオン注入工程と、イオン注入工程の後に、半導体層１０を熱処理する熱処理工程と、を備える。
【選択図】図６

Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。

ある種の半導体装置は、ｐ型領域とｎ型領域が少なくとも一方向に沿って交互に繰り返し配置されている繰り返し構造を含む半導体層を備えている。特許文献１は、このような繰り返し構造を備えた半導体装置の一例を開示する。

特開２０２２－１１８４６４号公報

このような繰り返し構造は、例えばｎ型半導体層の所定領域にｐ型不純物をイオン注入して形成される。ｐ型不純物をイオン注入するとき、ｎ型半導体層の上面からｎ型半導体層内に注入されたｐ型不純物は、ｎ型半導体層の深さが増加するにつれて散乱現象によって横方向に拡散する。ｐ型不純物が横方向に拡散すると、ｐ型不純物の濃度は薄くなる。このため、ｐ型不純物が横方向に拡散した領域では、ｐ型不純物がｎ型半導体層のｎ型不純物と相殺され、ｐ型領域になることができない。このため、ｎ型半導体層内の所定領域には先細り形状のｐ型領域が形成されてしまう。本明細書は、繰り返し構造を備えた半導体装置において、所望形状の繰り返し構造を形成することができる技術を提供する。

本明細書は、第１導電型領域（１４ａ）と第２導電型領域（１４ｂ）が少なくとも一方向に沿って交互に繰り返し配置されている繰り返し構造を含む半導体層（１０）、を備えた半導体装置（１）の製造方法を開示することができる。この製造方法は、前記半導体層の上面にマスク（４２）を成膜する成膜工程であって、前記半導体層は前記上面に露出する位置に配置されている第２導電型不純物を含む第２導電型半導体層を有しており、前記マスクは前記第１導電型領域の形成範囲に対応して開口している、成膜工程と、前記マスクの開口を介して前記半導体層の前記第２導電型半導体層内に第１導電型不純物をイオン注入するイオン注入工程であって、注入された第１導電型不純物の濃度が前記半導体層の深さ方向に沿って前記半導体層の深部に向けて増加する、イオン注入工程と、前記イオン注入工程の後に、前記半導体層を熱処理する熱処理工程と、を備えていてもよい。この製造方法では、前記イオン注入工程の注入ダメージによって前記第１導電型不純物が注入された領域に欠陥が形成される。欠陥が形成される領域は、前記第１導電型不純物の照射方向に沿って観測したときに、前記マスクの開口の範囲内に収まる。また、形成される欠陥の密度は、前記半導体層の深さ方向に沿って前記半導体層の深部に向けて増加する。前記熱処理工程を実施すると、形成された欠陥は、前記第１導電型不純物をトラップするように働くことができる。このため、散乱現象によって横方向に拡散した前記第１導電型不純物は、欠陥が形成された領域内に偏在することができる。特に、前記半導体層の深部において欠陥の密度が高く形成されているので、前記半導体層の深部において前記第１導電型不純物の横方向の拡散が効果的に抑えられる。この結果、前記第１導電型不純物が注入された領域は、先細り形状になることが抑制される。上記製造方法によると、所望形状の繰り返し構造を備えた半導体装置を製造することができる。

本明細書が開示する半導体装置（１）は、第１導電型領域（１４ａ）と第２導電型領域（１４ｂ）が少なくとも一方向に沿って交互に繰り返し配置されている繰り返し構造を含む半導体層（１０）、を備えていてもよい。前記第１導電型領域に含まれる第１導電型不純物の濃度は、前記半導体層の深さ方向に沿って前記半導体層の深部に向けて増加していてもよい。

本明細書が開示する実施形態の半導体装置の要部断面図を模式的に示す。 半導体層の深さ方向におけるｐ型コラムのｐ型不純物の濃度分布を示す。 半導体層の深さ方向におけるｎ型コラムのｎ型不純物の濃度分布を示す。 図１に示す半導体装置を製造する製造工程中の要部断面図を模式的に示す。 図１に示す半導体装置を製造する製造工程中の要部断面図を模式的に示す。 図１に示す半導体装置を製造する製造工程中の要部断面図であって、注入されたｐ型不純物の範囲と注入ダメージで形成された高濃度欠陥の範囲を模式的に示す。 図１に示す半導体装置を製造する製造工程中の要部断面図であって、熱処理工程後のｐ型不純物の範囲を模式的に示す。

以下、図面を参照して本明細書が開示する半導体装置について説明する。なお、図示明瞭化を目的として、繰り返し配置されている構成要素についてはその１つのみに符号を付す。

図１に、半導体装置１の要部断面図を模式的に示す。半導体装置１は、ＭＯＳＦＥＴと称される種類のパワー半導体装置であり、半導体層１０と、半導体層１０の下面を被覆するドレイン電極２２と、半導体層１０の上面を被覆するソース電極２４と、半導体層１０の上層部に設けられている複数のトレンチゲート３０と、を備えている。

半導体層１０は、特に限定されるものではないが、例えば４Ｈの炭化珪素層であってもよい。半導体層１０は、その上面の結晶面が（０００１）のＳｉ面に対してオフ角だけ傾斜していてもよい。オフ角は、特に限定されるものではないが、例えば４°であってもよい。半導体層１０は、炭化珪素層に代えて、例えばシリコン層、窒化物半導体層、酸化ガリウム層であってもよい。半導体層１０は、ｎ⁺型のドレイン領域１２と、ドリフト領域１４と、ｐ型のボディ領域１６と、ｎ⁺型のソース領域１８と、ｐ⁺型のボディコンタクト領域１９と、を有している。

ドレイン領域１２は、半導体層１０の下層部に配置されており、半導体層１０の下面に露出する位置に設けられている。ドレイン領域１２は、半導体層１０の下面を被膜するドレイン電極２２にオーミック接触している。

ドリフト領域１４は、ドレイン領域１２とボディ領域１６の間に設けられており、複数のｐ型コラム１４ａと複数のｎ型コラム１４ｂを有している。ｐ型コラム１４ａは第１導電型領域の一例であり、ｎ型コラム１４ｂは第２導電型領域の一例である。ｐ型コラム１４ａとｎ型コラム１４ｂは、半導体層１０の横断面内において少なくとも一方向に沿って交互に繰り返すように配置されており、スーパージャンクション構造を構成している。複数のｐ型コラム１４ａと複数のｎ型コラム１４ｂは、特に限定されるものではないが、半導体層１０の上面に直交する方向から見たときに（以下、「平面視したときに」という）、例えばストライプ状に配置されていてもよい。

図２に示すように、複数のｐ型コラム１４ａの各々のｐ型不純物の濃度は、半導体層１０の深さ方向に沿って半導体層１０の深部に向けて、即ち、ボディ領域１６に接する部分からドレイン領域１２に接する部分に向けて単調増加している。同様に、図３に示すように、複数のｎ型コラム１４ｂの各々のｎ型不純物の濃度も、半導体層１０の深さ方向に沿って半導体層１０の深部に向けて、即ち、ボディ領域１６に接する部分からドレイン領域１２に接する部分に向けて単調増加している。

ドリフト領域１４が空乏化すると、ｐ型コラム１４ａが負に帯電され、ｎ型コラム１４ｂが正に帯電する。ｐ型コラム１４ａの負電荷のチャージ量とｎ型コラム１４ｂの正電荷のチャージ量がバランスすると、ドリフト領域１４が良好に空乏化され、半導体装置１の耐圧が向上する。上記したように、ｐ型コラム１４ａのｐ型不純物とｎ型コラム１４ｂのｎ型不純物の濃度分布はいずれも、半導体層１０の深さ方向に沿って半導体層１０の深部に向けて単調増加している。これにより、ｐ型コラム１４ａとｎ型コラム１４ｂのチャージ量は、半導体層１０の深さ方向に沿ってバランスするように調整されている。また、ｐ型コラム１４ａのチャージ量とｎ型コラム１４ｂのチャージ量が高濃度な状態でバランスすることにより、オン抵抗と耐圧のトレードオフ関係が改善される。このように、半導体装置１では、ｐ型コラム１４ａとｎ型コラム１４ｂの間でチャージバランスするように設計される。

図１に示すように、ボディ領域１６は、ドリフト領域１４上に設けられており、半導体層１０の上層部に配置されている。ボディ領域１６は、ドリフト領域１４のｎ型コラム１４ｂとソース領域１８の間に設けられており、ｎ型コラム１４ｂとソース領域１８の双方に接しており、ｎ型コラム１４ｂとソース領域１８を隔てている。ボディ領域１６のｐ型不純物の濃度は、所望のゲート閾値電圧に応じて調整されている。

ソース領域１８は、ボディ領域１６上に設けられており、半導体層１０の上層部に配置されており、半導体層１０の表面に露出する位置に設けられている。ソース領域１８は、トレンチゲート３０の側面に接している。ソース領域１８は、半導体層１０の表面を被膜するソース電極２４にオーミック接触している。

ボディコンタクト領域１９は、ボディ領域１６上に設けられており、半導体層１０の上層部に配置されており、半導体層１０の表面に露出する位置に設けられている。ボディコンタクト領域１９は、半導体層１０の表面を被膜するソース電極２４にオーミック接触している。

トレンチゲート３０は、半導体層１０の上層部に形成されているトレンチ内に充填されており、ソース領域１８とボディ領域１６を貫通してドリフト領域１４のｎ型コラム１４ｂに達している。この例では、トレンチゲート３０は、半導体層１０を平面視したときに、ｐ型コラム１４ａとｎ型コラム１４ｂの長手方向に沿って延びている。この例に代えて、トレンチゲート３０は、半導体層１０を平面視したときに、ｐ型コラム１４ａとｎ型コラム１４ｂの繰り返し方向、即ち、ｐ型コラム１４ａとｎ型コラム１４ｂの長手方向に直交する方向に沿って延びていてもよい。トレンチゲート３０は、ゲート電極３２とゲート絶縁膜３４を有している。ゲート電極３２は、不純物を含むポリシリコンで形成されており、ゲート絶縁膜３４を介して半導体層１０に対向している。特に、ゲート電極３２は、ドリフト領域１４のｎ型コラム１４ｂとソース領域１８を隔てる部分のボディ領域１６にゲート絶縁膜３４を介して対向している。ゲート絶縁膜３４は、酸化シリコンで形成されており、トレンチの内壁を被覆している。

次に、図１を参照し、半導体装置１の動作を説明する。ソース電極２４の電位よりもドレイン電極２２の電位が正となる状態で、トレンチゲート３０のゲート電極３２の電位がソース電極２４よりも正であり、且つ閾値よりも高く制御されると、半導体装置１はターンオンする。このとき、ソース領域１８とドリフト領域１４のｎ型コラム１４ｂを隔てる部分のボディ領域１６に反転層が形成される。ソース領域１８から供給される電子は、その反転層のチャネルを経由してドリフト領域１４のｎ型コラム１４ｂに達する。ｎ型コラム１４ｂに達した電子は、ｎ型コラム１４ｂを経由してドレイン領域１２に流れる。ｎ型コラム１４ｂは、ｎ型不純物の濃度が高いので、半導体装置１は低オン抵抗という特性を有することができる。

トレンチゲート３０のゲート電極３２の電位がソース電極２４の電位と同一となるように制御されると、反転層のチャネルが消失し、半導体装置１はターンオフする。スーパージャンクション構造を構成する複数のｐ型コラム１４ａと複数のｎ型コラム１４ｂは実質的に完全空乏化され、ドリフト領域１４の広い範囲が空乏化される。また、ドリフト領域１４はスーパージャンクション構造を有することから、ドリフト領域１４の電界分布が深さ方向に平準化される。このため、ドリフト領域１４は大きい電位差を負担することができるので、半導体装置１は高耐圧という特性を有することができる。

（半導体装置の第１の製造方法）
次に、図４～図７を参照し、半導体装置１の第１の製造方法のうちのスーパージャンクション構造を形成する工程について説明する。半導体装置１の製造するための他の工程については、公知の製造技術を利用することができる。

まず、図４に示すように、ｎ^＋型の炭化珪素基板であるドレイン領域１２を準備する。次に、特に限定されるものではないが、エピタキシャル成長技術を利用して、ドレイン領域１２の表面から炭化珪素のｎ型のエピ層１４０を成長させる。なお、エピ層１４０は半導体層１０の少なくとも一部を構成しており、半導体層又はｎ型半導体層と称することもある。

エピ層１４０に含まれるｎ型不純物の濃度は、エピ層１４０の上面から下面まで単調増加している（図３参照）。この例に代えて、エピ層１４０に含まれるｎ型不純物の濃度は、エピ層１４０の上面から下面まで多段で増加してもよい。このようなｎ型不純物の濃度の分布は、エピ層１４０をエピタキシャル成長するときに調整されてもよく、エピタキシャル成長した後にイオン注入技術を利用して調整されてもよく、それらの組み合わせによって調整されてもよい。

次に、図５に示すように、フォトリソグラフィー技術を利用してエピ層１４０上にマスク４２を成膜する。マスク４２は、ｐ型コラム１４ａの形成範囲に対応して開口するようにパターニングされる。

次に、図６に示すように、イオン注入技術を利用して、マスク４２の開口を介してエピ層１４０内にｐ型不純物をイオン注入する。符号４４の破線で囲まれた範囲は、注入されたｐ型不純物の存在範囲を示す。エピ層１４０内に注入されたｐ型不純物は、ｐ型不純物をイオン注入するときの散乱現象によってエピ層１４０の深さが増加するにつれて横方向に拡散している。

符号４６が注入ダメージによって形成された欠陥であって、欠陥密度が５[個／０．０１μｍ²]以上の欠陥が高密度に形成された範囲を示す。このイオン注入工程では、注入されたｐ型不純物の濃度がエピ層１４０の深さ方向に沿ってエピ層１４０の深部に向けて単調増加するように照射条件が調整される（図２参照）。この例に代えて、エピ層１４０に注入されるｐ型不純物の濃度は、エピ層１４０の深さ方向に沿ってエピ層１４０の深部に向けて多段で増加してもよい。ここで、注入されたｐ型不純物の濃度が所定濃度を超えると、形成される欠陥密度が５[個／０．０１μｍ²]以上となる。図２では、その所定濃度を「１４Ｎ」で示す。欠陥密度が５[個／０．０１μｍ²]以上となる高密度範囲は「１４Ｄ」で示されている。所定濃度は、イオン種によって異なっており、例えば、ｐ型不純物としてアルミニウム（Ａｌ）が用いられる場合、不純物濃度が２×１０¹⁷ｃｍ^-3以上の深さ範囲で欠陥密度が５[個／０．０１μｍ²]以上となり、ｐ型不純物としてボロン（Ｂ）が用いられる場合、不純物濃度が８×１０¹⁷ｃｍ^-3以上の深さ範囲で欠陥密度が５[個／０．０１μｍ²]以上となる。欠陥が形成される領域は、ｐ型不純物の照射方向に沿って観測したときに、マスク４２の開口の範囲内に収まる。この例では、エピ層１４０の上面に直交する方向からｐ型不純物が照射されているので、欠陥が形成される領域は、マスク４２の開口の直下の範囲内に収まっている。

次に、図７に示すように、半導体層１０を熱処理し、注入されたｐ型不純物を活性化する。ここで、エピ層１４０内に形成された欠陥は、熱処理工程が実施されると、ｐ型不純物をトラップするように働くことができる。このため、熱処理工程が実施されると、散乱現象によって横方向に拡散したｐ型不純物は、欠陥が形成された領域内に偏在することができる。特に、エピ層１４０の深部において高密度な欠陥領域が形成されているので、エピ層１４０の深部においてｐ型不純物の横方向の拡散が効果的に抑えられる。この熱処理工程により、エピ層１４０のうち破線４４で囲まれた領域がｐ型コラム１４ａとなり、それ以外のエピ層１４０の一部がｎ型コラム１４ｂとなる。

例えば、高密度欠陥領域が存在しない場合、ｐ型不純物が横方向に拡散した領域では、ｐ型不純物がエピ層１４０のｎ型不純物と相殺され、ｐ型領域になることができない。このため、活性化されるｐ型不純物の領域は、先細り形状となってしまう。特に、スーパージャンクション構造を形成する場合、マスク４２の膜厚が大きく、その開口幅が狭いことが多い（例えば、膜厚が約５μｍ、開口幅が約１μｍ）。さらに、ｐ型不純物を数ＭｅＶの高エネルギーで照射する。このような場合、ｐ型不純物は、マスク４２の開口を画定する側壁で反射によりかき集められながらイオン注入される。このため、エピ層１４０内に形成されるｐ型領域は、先細り形状となる傾向が強い。

上記製造方法では、横方向に拡散したｐ型不純物を高密度欠陥領域内に偏在させることにより、ｐ型領域が先細り形状となることを抑制し、所望幅のｐ型コラム１４ａを形成することができる。また、ｐ型不純物の拡散によるｐ型不純物とｎ型不純物の相殺を抑制することができるので、ｐ型コラム１４ａ及びｎ型コラム１４ｂの各々の不純物を高濃度に活性化させることができる。このため、上記製造方法で形成されるスーパージャンクション構造は、低オン抵抗と高耐圧を両立することができる。

上記では、繰り返し構造の一例としてスーパージャンクション構造を例示した。本明細書が開示する技術は、他の繰り返し構造にも適用することができる。例えばトレンチゲート３０の底面の電界を緩和するためにボディ領域１６の底面からドリフト領域１４に突出するように設けられるｐ型領域は、ドリフト領域との間で繰り返し構造を構成する。例えば、ＦＬＲと称される耐圧構造も、ドリフト領域との間で繰り返し構造を構成する。本明細書が開示する技術は、これら繰り返し構造に適用されてもよい。

上記では、ｎ型半導体層内にｐ型不純物をイオン注入してｐ型領域とｎ型領域が交互に繰り返す繰り返し構造を形成する製造方法を例示した。この例に代えて、ｐ型半導体層内にｎ型不純物をイオン注入してｐ型領域とｎ型領域が交互に繰り返す繰り返し構造を形成してもよい。この場合も同様に、ｎ型不純物を半導体層の深さ方向に沿って半導体層の深部に向けて増加するようにイオン注入することで、活性化されたｎ型領域が先細り形状となることを抑えることができる。この場合も同様に、ｎ型不純物を欠陥領域に偏在させるために、欠陥密度が５[個／０．０１μｍ²]以上となる高密度範囲を形成するのが望ましい。例えば、ｎ型不純物としてリン（Ｐ）が用いられる場合、不純物濃度が２×１０¹⁷ｃｍ^-3以上の深さ範囲で欠陥密度が５[個／０．０１μｍ²]以上となり、ｎ型不純物として窒素（Ｎ）が用いられる場合、不純物濃度が１×１０¹⁹ｃｍ^-3以上の深さ範囲で欠陥密度が５[個／０．０１μｍ²]以上となる。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

（特徴１）
第１導電型領域（１４ａ）と第２導電型領域（１４ｂ）が少なくとも一方向に沿って交互に繰り返し配置されている繰り返し構造を含む半導体層（１０）、を備えた半導体装置（１）の製造方法であって、
前記半導体層の上面にマスク（４２）を成膜する成膜工程であって、前記半導体層は前記上面に露出する位置に配置されている第２導電型不純物を含む第２導電型半導体層（１４０）を有しており、前記マスクは前記第１導電型領域の形成範囲に対応して開口している、成膜工程と、
前記マスクの開口を介して前記半導体層の前記第２導電型半導体層内に第１導電型不純物をイオン注入するイオン注入工程であって、注入された前記第１導電型不純物の濃度が前記半導体層の深さ方向に沿って前記半導体層の深部に向けて増加する、イオン注入工程と、
前記イオン注入工程の後に、前記半導体層を熱処理する熱処理工程と、を備える、半導体装置の製造方法。

（特徴２）
前記イオン注入工程では、前記第１導電型不純物が注入された領域の少なくとも一部の深さ範囲において欠陥密度が５[個／０．０１μｍ²]以上となるように、前記第１導電型不純物がイオン注入される、特徴１に記載の半導体装置の製造方法。

（特徴３）
前記第２導電型半導体層に含まれる前記第２導電型不純物の濃度が前記半導体層の前記深さ方向に沿って前記半導体層の深部に向けて増加しており、
前記繰り返し構造がスーパージャンクション構造である、特徴１又は２に記載の半導体装置の製造方法。

（特徴４）
半導体装置（１）であって
第１導電型領域（１４ａ）と第２導電型領域（１４ｂ）が少なくとも一方向に沿って交互に繰り返し配置されている繰り返し構造を含む半導体層（１０）、を備えており、
前記第１導電型領域に含まれる第１導電型不純物の濃度は、前記半導体層の深さ方向に沿って前記半導体層の深部に向けて増加している、半導体装置。

（特徴５）
前記第１導電型領域は、少なくとも一部の深さ範囲において欠陥密度が５[個／０．０１μｍ²]以上である、特徴４に記載の半導体装置。

（特徴６）
前記第２導電型領域に含まれる第２導電型不純物の濃度は、前記半導体層の前記深さ方向に沿って前記半導体層の深部に向けて増加しており、
前記繰り返し構造がスーパージャンクション構造である、特徴４又は５に記載の半導体装置。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置、 １０：半導体層、 １２：ドレイン領域、 １４：ドリフト領域、 １４ａ：ｐ型コラム、 １４ｂ：ｎ型コラム、 １６：ボディ領域、 １８：ソース領域、 １９：ボディコンタクト領域、 ２２：ドレイン電極、 ２４：ソース電極、 ３０：トレンチゲート、 ３２：ゲート電極、 ３４：ゲート絶縁膜、 １４０：エピ層

Claims (6)

1. 第１導電型領域（１４ａ）と第２導電型領域（１４ｂ）が少なくとも一方向に沿って交互に繰り返し配置されている繰り返し構造を含む半導体層（１０）、を備えた半導体装置（１）の製造方法であって、
   前記半導体層の上面にマスク（４２）を成膜する成膜工程であって、前記半導体層は前記上面に露出する位置に配置されている第２導電型不純物を含む第２導電型半導体層（１４０）を有しており、前記マスクは前記第１導電型領域の形成範囲に対応して開口している、成膜工程と、
   前記マスクの開口を介して前記半導体層の前記第２導電型半導体層内に第１導電型不純物をイオン注入するイオン注入工程であって、注入された前記第１導電型不純物の濃度が前記半導体層の深さ方向に沿って前記半導体層の深部に向けて増加する、イオン注入工程と、
   前記イオン注入工程の後に、前記半導体層を熱処理する熱処理工程と、を備える、半導体装置の製造方法。
2. 前記イオン注入工程では、前記第１導電型不純物が注入された領域の少なくとも一部の深さ範囲において欠陥密度が５[個／０．０１μｍ²]以上となるように、前記第１導電型不純物がイオン注入される、請求項１に記載の半導体装置の製造方法。
3. 前記第２導電型半導体層に含まれる前記第２導電型不純物の濃度が前記半導体層の前記深さ方向に沿って前記半導体層の深部に向けて増加しており、
   前記繰り返し構造がスーパージャンクション構造である、請求項１に記載の半導体装置の製造方法。
4. 半導体装置（１）であって
   第１導電型領域（１４ａ）と第２導電型領域（１４ｂ）が少なくとも一方向に沿って交互に繰り返し配置されている繰り返し構造を含む半導体層（１０）、を備えており、
   前記第１導電型領域に含まれる第１導電型不純物の濃度は、前記半導体層の深さ方向に沿って前記半導体層の深部に向けて増加している、半導体装置。
5. 前記第１導電型領域は、少なくとも一部の深さ範囲において欠陥密度が５[個／０．０１μｍ²]以上である、請求項４に記載の半導体装置。
6. 前記第２導電型領域に含まれる第２導電型不純物の濃度は、前記半導体層の前記深さ方向に沿って前記半導体層の深部に向けて増加しており、
   前記繰り返し構造がスーパージャンクション構造である、請求項４に記載の半導体装置。

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